JPH04101433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04101433A JPH04101433A JP2218812A JP21881290A JPH04101433A JP H04101433 A JPH04101433 A JP H04101433A JP 2218812 A JP2218812 A JP 2218812A JP 21881290 A JP21881290 A JP 21881290A JP H04101433 A JPH04101433 A JP H04101433A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来の半導体装置の製造方法は、第３図（ａ）に示すよ
うに、Ｐ型シリコン基板１の表面に選択酸化法を用いて
フィールド酸化膜２を形成して素子形成領域を区画し、
シリコン基板１を９００℃程度で熱酸化して素子形成領
域の表面に約２０ｎｍの厚さのゲート酸化Ｍ３を形成す
る。次にゲート酸化膜３を含む表面に３００ｎｍ程度の
厚さの多結晶シリコン層４を堆積し、リンを添加するこ
とによって層抵抗が１５〜２０Ω／口になるようにする
。次に、全面に３００ｎｍ程度の厚さの酸化シリコン膜
１５を堆積し、酸化シリコン膜１５及び多結晶シリコン
層４を選択的に順次エツチングしてゲート電極を形成す
る。次に、ゲート電極及びフィールド酸化膜２をマスク
として素子形成領域の表面に１．０１３ｃ ｍ−”程度
のリンをイオン注入してＮ−型拡散層７を形成する。
うに、Ｐ型シリコン基板１の表面に選択酸化法を用いて
フィールド酸化膜２を形成して素子形成領域を区画し、
シリコン基板１を９００℃程度で熱酸化して素子形成領
域の表面に約２０ｎｍの厚さのゲート酸化Ｍ３を形成す
る。次にゲート酸化膜３を含む表面に３００ｎｍ程度の
厚さの多結晶シリコン層４を堆積し、リンを添加するこ
とによって層抵抗が１５〜２０Ω／口になるようにする
。次に、全面に３００ｎｍ程度の厚さの酸化シリコン膜
１５を堆積し、酸化シリコン膜１５及び多結晶シリコン
層４を選択的に順次エツチングしてゲート電極を形成す
る。次に、ゲート電極及びフィールド酸化膜２をマスク
として素子形成領域の表面に１．０１３ｃ ｍ−”程度
のリンをイオン注入してＮ−型拡散層７を形成する。
次に、第３図（ｂ）示すように、公知の手段を用いて約
２００ｎｍの幅の側壁酸化シリコン膜８を形成し、側壁
酸化シリコン膜８をマスクとして約５Ｘ１０１５ｃｍ−
２のヒ素をイオン注入してＮ＋型型数散層１０形成する
。次に、減圧ＣＶＤ法により全面に酸化シリコン膜１６
を約３００ｎｍの厚さに堆積する。
２００ｎｍの幅の側壁酸化シリコン膜８を形成し、側壁
酸化シリコン膜８をマスクとして約５Ｘ１０１５ｃｍ−
２のヒ素をイオン注入してＮ＋型型数散層１０形成する
。次に、減圧ＣＶＤ法により全面に酸化シリコン膜１６
を約３００ｎｍの厚さに堆積する。
次に、第３図（Ｃ）に示すように、全面にフォトレジス
ト膜１２を塗布し選択的に露光・現像することによりＮ
＋型型数散層１０上コンタクト孔を形成するためのパタ
ーンを形成し、フォトレジスト膜１２をマスクとして酸
化シリコン膜１６をエツチングしてコンタクト孔を形成
する。この時、ゲート電極の多結晶シリコン層４は厚い
酸化シリコン１５．１．６で覆われているのでコンタク
ト孔とゲート電極との間にマージンをとる必要がない。
ト膜１２を塗布し選択的に露光・現像することによりＮ
＋型型数散層１０上コンタクト孔を形成するためのパタ
ーンを形成し、フォトレジスト膜１２をマスクとして酸
化シリコン膜１６をエツチングしてコンタクト孔を形成
する。この時、ゲート電極の多結晶シリコン層４は厚い
酸化シリコン１５．１．６で覆われているのでコンタク
ト孔とゲート電極との間にマージンをとる必要がない。
近年、デバイスの微細化に伴ってトランジスタのチャネ
ル長はサブミクロンからハーフミクロンに縮小されよう
としている。それに伴って従来埋込チャネル型の動作を
していたＰチャネルＭＯＳトランジスタを表面チャネル
型の動作に変更して短チヤネル化の行うことが検討され
ている。表面チャネル型のＰチャネルＭＯ３）ランジス
タを含む相補型ＭＯ３半導体装置の製造方法としては、
ノンドープの多結晶シリコンをケート電極としてパター
ニングした後でソース、ドレイン領域に高濃度の不純物
を注入する時に同時にゲート電極にも不純物を注入して
ＮチャネルＭＯ３）ランジスタのゲート電極をＮ＋型に
ＰチャネルＭＯＳトランジスタのゲート電極をＰ＋型に
ドーピングする方法がとられるが、上述した従来の製造
方法ではゲート電極上に厚い酸化膜が存在するなめにゲ
ート電極に不純物イオンを導入することができないとい
う問題点がある。
ル長はサブミクロンからハーフミクロンに縮小されよう
としている。それに伴って従来埋込チャネル型の動作を
していたＰチャネルＭＯＳトランジスタを表面チャネル
型の動作に変更して短チヤネル化の行うことが検討され
ている。表面チャネル型のＰチャネルＭＯ３）ランジス
タを含む相補型ＭＯ３半導体装置の製造方法としては、
ノンドープの多結晶シリコンをケート電極としてパター
ニングした後でソース、ドレイン領域に高濃度の不純物
を注入する時に同時にゲート電極にも不純物を注入して
ＮチャネルＭＯ３）ランジスタのゲート電極をＮ＋型に
ＰチャネルＭＯＳトランジスタのゲート電極をＰ＋型に
ドーピングする方法がとられるが、上述した従来の製造
方法ではゲート電極上に厚い酸化膜が存在するなめにゲ
ート電極に不純物イオンを導入することができないとい
う問題点がある。
また、ソース・ドレイン領域へのイオン注入でゲート電
極に不純物イオンが注入されるようにゲート上の酸化シ
リコン膜の膜厚を薄くすると、コンタクト孔とゲート電
極とのマージンがない場合には配線層とゲート電極がシ
ョートしてしまうので、従来技術ではセルファラインコ
ンタクトを用いてＰチャネルＭＯ３）ランジスタを表面
チャネル型の動作をさせるためにはＰチャネルＭＯ３）
ランジスタのゲート電極のみにあらかじめホウ素を拡散
してＰ＋型にドーピングする等の複雑なプロセスを必要
とするという問題点がある。
極に不純物イオンが注入されるようにゲート上の酸化シ
リコン膜の膜厚を薄くすると、コンタクト孔とゲート電
極とのマージンがない場合には配線層とゲート電極がシ
ョートしてしまうので、従来技術ではセルファラインコ
ンタクトを用いてＰチャネルＭＯ３）ランジスタを表面
チャネル型の動作をさせるためにはＰチャネルＭＯ３）
ランジスタのゲート電極のみにあらかじめホウ素を拡散
してＰ＋型にドーピングする等の複雑なプロセスを必要
とするという問題点がある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板の主表面に設けた素子形成領域の表面にゲート酸化膜
を形成する工程と、前記ゲート酸化股上に多結晶シリコ
ン層及び少くとも一種類の絶縁膜を順次堆積する工程と
、前記絶縁膜及び多結晶シリコン層を選択的に順次エツ
チングして積層構造のゲート電極を形成する工程と、前
記ケート電極をマスクとして素子形成領域に逆導電型の
不純物をイオン注入して低濃度拡散層を形成する工程と
、前記積層構造のゲート電極の側面にゲート電極の最上
層の絶縁膜と材質の異なる側壁絶縁膜を形成する工程と
、前記最上層の絶縁膜を除去する工程と、前記ゲート電
極及び側壁絶縁膜をマスクとして素子形成領域に逆導電
型の不純物をイオン注入して高濃度拡散領域を形成する
と同時に前記多結晶シリコン層内に逆導電型不純物をド
ープする工程と、全面に絶縁膜を堆積して選択的にエツ
チングし高濃度拡散領域上にコンタクト孔を形成する工
程を含んで構成される。
板の主表面に設けた素子形成領域の表面にゲート酸化膜
を形成する工程と、前記ゲート酸化股上に多結晶シリコ
ン層及び少くとも一種類の絶縁膜を順次堆積する工程と
、前記絶縁膜及び多結晶シリコン層を選択的に順次エツ
チングして積層構造のゲート電極を形成する工程と、前
記ケート電極をマスクとして素子形成領域に逆導電型の
不純物をイオン注入して低濃度拡散層を形成する工程と
、前記積層構造のゲート電極の側面にゲート電極の最上
層の絶縁膜と材質の異なる側壁絶縁膜を形成する工程と
、前記最上層の絶縁膜を除去する工程と、前記ゲート電
極及び側壁絶縁膜をマスクとして素子形成領域に逆導電
型の不純物をイオン注入して高濃度拡散領域を形成する
と同時に前記多結晶シリコン層内に逆導電型不純物をド
ープする工程と、全面に絶縁膜を堆積して選択的にエツ
チングし高濃度拡散領域上にコンタクト孔を形成する工
程を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の一主面に選択酸化法を用いてフィールド酸化膜２を形
成し、素子形成領域を区画する。
の一主面に選択酸化法を用いてフィールド酸化膜２を形
成し、素子形成領域を区画する。
次に、シリコン基板１を９００°Ｃ程度て熱酸化し素子
形成領域の表面に約２０ｎｍ厚さのゲート酸化膜３を形
成する。次に、ゲート酸化膜３を含む表面に約３００ｎ
ｍの厚さのノンドープ多結晶シリコン層４及び約３０ｎ
ｍ厚さの酸化シリコン膜５及び約５００ｎｍの厚さの窒
化シリコン膜６を順次堆積し、窒化シリコン膜６．酸化
シリコン膜５、多結晶シリコン層４を選択的に順次エツ
チングしてケート電極を形成する。次に、窒化シリコン
膜６及びフィールド酸化膜２をマスクとして１０１３ｃ
ｍ−”程度のリンをイオン注入してＮ−型拡散層７を
形成する。
形成領域の表面に約２０ｎｍ厚さのゲート酸化膜３を形
成する。次に、ゲート酸化膜３を含む表面に約３００ｎ
ｍの厚さのノンドープ多結晶シリコン層４及び約３０ｎ
ｍ厚さの酸化シリコン膜５及び約５００ｎｍの厚さの窒
化シリコン膜６を順次堆積し、窒化シリコン膜６．酸化
シリコン膜５、多結晶シリコン層４を選択的に順次エツ
チングしてケート電極を形成する。次に、窒化シリコン
膜６及びフィールド酸化膜２をマスクとして１０１３ｃ
ｍ−”程度のリンをイオン注入してＮ−型拡散層７を
形成する。
次に、第１図（ｂ）に示すように、多結晶シリコン層４
．酸化シリコン膜５．窒化シリコン膜６の側面に側壁形
成法により幅約２００ｎｍの側壁酸化シリコン膜８を形
成する。次に、９００℃程度の乾燥酸素中で酸化を行う
ことによってシリコン基板上に約２０ｎｍの酸化シリコ
ン膜９を形成する。次に、熱リン酸を用いて窒化シリコ
ン膜６を除去し、約５Ｘ１０１５ｃｍ−２のヒ素をイオ
ン注入しＮ−型拡散層７と接続するＮ＋型型数散層１０
形成する。こと時、ゲート電極である多結晶シリコン層
４上の酸化シリコン膜５は、膜厚か約３０ｎｍと薄いの
で多結晶シリコン層４中にも十分な量のヒ素が注入され
て多結晶シリコン層４はＮ＋型にドーピングされる。ま
た、ゲートの多結晶シリコン層４よりも側壁酸化シリコ
ン膜８が突出した構造となる。
．酸化シリコン膜５．窒化シリコン膜６の側面に側壁形
成法により幅約２００ｎｍの側壁酸化シリコン膜８を形
成する。次に、９００℃程度の乾燥酸素中で酸化を行う
ことによってシリコン基板上に約２０ｎｍの酸化シリコ
ン膜９を形成する。次に、熱リン酸を用いて窒化シリコ
ン膜６を除去し、約５Ｘ１０１５ｃｍ−２のヒ素をイオ
ン注入しＮ−型拡散層７と接続するＮ＋型型数散層１０
形成する。こと時、ゲート電極である多結晶シリコン層
４上の酸化シリコン膜５は、膜厚か約３０ｎｍと薄いの
で多結晶シリコン層４中にも十分な量のヒ素が注入され
て多結晶シリコン層４はＮ＋型にドーピングされる。ま
た、ゲートの多結晶シリコン層４よりも側壁酸化シリコ
ン膜８が突出した構造となる。
次に、第１図（Ｃ）に示すように、全面に約３００ｎｍ
の厚さの酸化シリコンＭ１１−を減圧ＣＶＤ法で堆積し
た後、フォトレジスト膜１．２を塗布し、フォトリソグ
ラフィ技術を用いてコンタクト孔形成領域のフォトレジ
スト膜１２を開孔する。ここで、通常のセルファライン
コンタクトの場合と同様にゲート電極のコーナーの部分
は拡散層上よりも厚い酸化膜で覆われているからコンタ
クト孔とゲート電極との間には十分なマージンをとる必
要はない。次に、フォトレジストＭ１２をマスクとして
酸化シリコン膜１１をエツチングしてコンタクト孔を形
成した後、全面に約３００ｎｍの厚さの多結晶シリコン
層１３を堆積し、選択的にエツチングしてＮ＋型型数散
層１０接続する配線層を形成する。
の厚さの酸化シリコンＭ１１−を減圧ＣＶＤ法で堆積し
た後、フォトレジスト膜１．２を塗布し、フォトリソグ
ラフィ技術を用いてコンタクト孔形成領域のフォトレジ
スト膜１２を開孔する。ここで、通常のセルファライン
コンタクトの場合と同様にゲート電極のコーナーの部分
は拡散層上よりも厚い酸化膜で覆われているからコンタ
クト孔とゲート電極との間には十分なマージンをとる必
要はない。次に、フォトレジストＭ１２をマスクとして
酸化シリコン膜１１をエツチングしてコンタクト孔を形
成した後、全面に約３００ｎｍの厚さの多結晶シリコン
層１３を堆積し、選択的にエツチングしてＮ＋型型数散
層１０接続する配線層を形成する。
その後、公知の手段によって層間絶縁膜を堆積し、コン
タクト孔を開孔し、アルミ配線層を形成することにより
、半導体装置を構成することができる。
タクト孔を開孔し、アルミ配線層を形成することにより
、半導体装置を構成することができる。
第２図（ａ）は本発明の第２の実施例を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１の実施例と同様の工程
によりゲート酸化膜３までを形成した後、ゲート酸化膜
３を含む表面に多結晶シリコン層４及び窒化シリコン膜
６を順次堆積して選択的にエツチングし、ゲート電極を
形成する。次に、窒化シリコン膜６及びフィールド酸化
膜２をマスクとしてリンをイオン注入し、Ｎ−型拡散層
７を形成する。
によりゲート酸化膜３までを形成した後、ゲート酸化膜
３を含む表面に多結晶シリコン層４及び窒化シリコン膜
６を順次堆積して選択的にエツチングし、ゲート電極を
形成する。次に、窒化シリコン膜６及びフィールド酸化
膜２をマスクとしてリンをイオン注入し、Ｎ−型拡散層
７を形成する。
次に、第２図（ｂ）に示すように、多結晶シリコン層４
及び窒化シリコン膜６の側面に側壁酸化シリコン膜８を
形成し、窒化シリコン膜６を除去し、多結晶シリコン層
及び側壁酸化シリコンＷＸ８をマスクとしてヒ素をイオ
ン注入し、Ｎ＋型型数散層１０形成する。次に全面にチ
タン層を堆積して熱処理し、シリコン層と接する多結晶
シリコン層６及びＮ＋型型数散層１０表面に硅化チタン
層１４を形成し未反応のチタン層を除去する。
及び窒化シリコン膜６の側面に側壁酸化シリコン膜８を
形成し、窒化シリコン膜６を除去し、多結晶シリコン層
及び側壁酸化シリコンＷＸ８をマスクとしてヒ素をイオ
ン注入し、Ｎ＋型型数散層１０形成する。次に全面にチ
タン層を堆積して熱処理し、シリコン層と接する多結晶
シリコン層６及びＮ＋型型数散層１０表面に硅化チタン
層１４を形成し未反応のチタン層を除去する。
次に、第２図（ｃ）に示すように、全面に酸化シリコン
膜１１をＨ！積した後、フォトレジスト膜１２を塗布し
てパターニングし、フォトレジスト膜１２をマスクとし
て酸化シリコン膜１１をエツチングしてコンタクト孔を
形成する。以後、第１の実施例と同様の工程により半導
体装置を構成する。
膜１１をＨ！積した後、フォトレジスト膜１２を塗布し
てパターニングし、フォトレジスト膜１２をマスクとし
て酸化シリコン膜１１をエツチングしてコンタクト孔を
形成する。以後、第１の実施例と同様の工程により半導
体装置を構成する。
ここで、硅化チタン層１４を設けることにより低抵抗化
か実現できる利点かある。
か実現できる利点かある。
以上説明したように本発明はゲート電極となる多結晶シ
リコン層上に窒化シリコン膜を堆積し、ゲート電極のパ
ターニング後にゲート電極の側壁に側壁酸化シリコン膜
を形成した後、ゲート電極上の窒化シリコン膜を除去す
ることにより側壁酸化シリコン膜をゲート電極よりも突
出した構造にすることによってセルファラインコンタク
トを形成した時の酸化層とゲート電極の間の絶縁性を確
保しながらゲート電極に不純物イオンか注入できるのて
簡便なプロセスでセルファラインコンタク１〜を用いた
Ｎチャネル、Ｐチャネルとも表面チャネル型のＣＭＯ３
集積回路を製造できるという効果を有する。
リコン層上に窒化シリコン膜を堆積し、ゲート電極のパ
ターニング後にゲート電極の側壁に側壁酸化シリコン膜
を形成した後、ゲート電極上の窒化シリコン膜を除去す
ることにより側壁酸化シリコン膜をゲート電極よりも突
出した構造にすることによってセルファラインコンタク
トを形成した時の酸化層とゲート電極の間の絶縁性を確
保しながらゲート電極に不純物イオンか注入できるのて
簡便なプロセスでセルファラインコンタク１〜を用いた
Ｎチャネル、Ｐチャネルとも表面チャネル型のＣＭＯ３
集積回路を製造できるという効果を有する。
］・・Ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・多結晶シリコン層、５・
・酸化シリコン膜、６・・・窒化シリコン膜、７・・・
Ｎ−型拡散層、８・・・側壁酸化シリコン膜、９・・・
酸化シリコン膜、］０・Ｎ＋型型数散層１１・・・酸化
シリコン膜、］２・・フォトレジスト膜、１３・・多結
晶シリコン層、１４・・・硅化チタン層、１５１６・・
・酸化シリコン膜。
３・・・ゲート酸化膜、４・・多結晶シリコン層、５・
・酸化シリコン膜、６・・・窒化シリコン膜、７・・・
Ｎ−型拡散層、８・・・側壁酸化シリコン膜、９・・・
酸化シリコン膜、］０・Ｎ＋型型数散層１１・・・酸化
シリコン膜、］２・・フォトレジスト膜、１３・・多結
晶シリコン層、１４・・・硅化チタン層、１５１６・・
・酸化シリコン膜。
Claims (1)
- 一導電型の半導体基板の主表面に設けた素子形成領域の
表面にゲート酸化膜を形成する工程と、前記ゲート酸化
膜上に多結晶シリコン層及び少くとも一種類の絶縁膜を
順次堆積する工程と、前記絶縁膜及び多結晶シリコン層
を選択的に順次エッチングして積層構造のゲート電極を
形成する工程と、前記ゲート電極をマスクとして素子形
成領域に逆導電型の不純物をイオン注入して低濃度拡散
層を形成する工程と、前記積層構造のゲート電極の側面
にゲート電極の最上層の絶縁膜と材質の異なる側壁絶縁
膜を形成する工程と、前記最上層の絶縁膜を除去する工
程と、前記ゲート電極及び側壁絶縁膜をマスクとして素
子形成領域に逆導電型の不純物をイオン注入して高濃度
拡散領域を形成すると同時に前記多結晶シリコン層内に
逆導電型不純物をドープする工程と、全面に絶縁膜を堆
積して選択的にエッチングし高濃度拡散領域上にコンタ
クト孔を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218812A JPH04101433A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218812A JPH04101433A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101433A true JPH04101433A (ja) | 1992-04-02 |
Family
ID=16725731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218812A Pending JPH04101433A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101433A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870053A (ja) * | 1994-06-21 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08222644A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
-
1990
- 1990-08-20 JP JP2218812A patent/JPH04101433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870053A (ja) * | 1994-06-21 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08222644A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
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