JPH04102294A - スタティック型メモリ装置 - Google Patents
スタティック型メモリ装置Info
- Publication number
- JPH04102294A JPH04102294A JP2218871A JP21887190A JPH04102294A JP H04102294 A JPH04102294 A JP H04102294A JP 2218871 A JP2218871 A JP 2218871A JP 21887190 A JP21887190 A JP 21887190A JP H04102294 A JPH04102294 A JP H04102294A
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- JP
- Japan
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- potential
- bit line
- sense amplifier
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- line pair
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体メモリ、特にＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）を用いたスタティック型メ
モリのデータセンス方式及びセンスアンプ回路に関する
。
ト型電界効果トランジスタ）を用いたスタティック型メ
モリのデータセンス方式及びセンスアンプ回路に関する
。
（従来の技術）
この種の従来のスタティック型メモリにおけるメモリセ
ルアレイの各カラムに対応するビット線回路部の一例を
第１図に示す。即ち、ＢＬ、ＢＬは、一対のビット線、
ＭＣはスタティック型メモリセル、ＷＬはワード線、Ｑ
ｌ、Ｑ２はプリチャージ用トランジスタ、Ｑ３はイコラ
イズ用トランジスタ、Ｑ４．Ｑ５．Ｑ６．Ｑ７はカラム
選択用トランジスタ、】４はラッチ型センスアンプであ
る。
ルアレイの各カラムに対応するビット線回路部の一例を
第１図に示す。即ち、ＢＬ、ＢＬは、一対のビット線、
ＭＣはスタティック型メモリセル、ＷＬはワード線、Ｑ
ｌ、Ｑ２はプリチャージ用トランジスタ、Ｑ３はイコラ
イズ用トランジスタ、Ｑ４．Ｑ５．Ｑ６．Ｑ７はカラム
選択用トランジスタ、】４はラッチ型センスアンプであ
る。
（発明が解決しようとする課題）
上記ビット線回路部の読み出し時の動作を第２図、第３
図及び第４図に示すタイミング信号トを参照して説明す
る。第２図のタイミングチャートに示すように、正常に
読み出しが行われる時は、アドレス入力等の外部入力信
号の変化により、ワード線選択動作開始までの間に生成
されるビット線イコライズ信号５ＢＥＱＩによりビット
線イコライズ回路１３のＰチャネルトランジスタがＯＮ
状態になり、また同じくワード線選択動作開始までの間
に生成されるビット線プリチャージ信号５ＢＰＣＨによ
りビット線イコライズ回路１３のＰチャネルトランジス
タがＯＮ状態になり、また同じくワード線選択動作開始
までの間に生成されるビット線プリチャージ回路１２の
ＮチャネルトランジスタがＯＮ状態になり、さらにセン
スアンプコントロール信号ＳＡＥ、ＳＡＥによりラッチ
型センスアンプ１４が非活性化状態になりビット線対Ｂ
Ｌ、ＢＬの電位はイコライズ用トランジスタＱ３により
イコライズされながらプリチャージ負荷用トランジスタ
Ｑｌ、Ｑ２によりイコライズされながら、プリチャージ
負荷用トランジスタＱｌ。
図及び第４図に示すタイミング信号トを参照して説明す
る。第２図のタイミングチャートに示すように、正常に
読み出しが行われる時は、アドレス入力等の外部入力信
号の変化により、ワード線選択動作開始までの間に生成
されるビット線イコライズ信号５ＢＥＱＩによりビット
線イコライズ回路１３のＰチャネルトランジスタがＯＮ
状態になり、また同じくワード線選択動作開始までの間
に生成されるビット線プリチャージ信号５ＢＰＣＨによ
りビット線イコライズ回路１３のＰチャネルトランジス
タがＯＮ状態になり、また同じくワード線選択動作開始
までの間に生成されるビット線プリチャージ回路１２の
ＮチャネルトランジスタがＯＮ状態になり、さらにセン
スアンプコントロール信号ＳＡＥ、ＳＡＥによりラッチ
型センスアンプ１４が非活性化状態になりビット線対Ｂ
Ｌ、ＢＬの電位はイコライズ用トランジスタＱ３により
イコライズされながらプリチャージ負荷用トランジスタ
Ｑｌ、Ｑ２によりイコライズされながら、プリチャージ
負荷用トランジスタＱｌ。
Ｑ２により電位レベル（Ｖ ＤＤ Ｖ ＴＮ）になる
。
。
ここで、ＶＤＤはＶＤＤ電源電位であり、■□、はＮチ
ャネルトランジスタのしきい値電圧である。
ャネルトランジスタのしきい値電圧である。
次にワード線選択が行われ、選択されたワード線ＷＬに
接続されているメモリセルＭＣの伝送ゲート用Ｎチャネ
ルトランジスタがＯＮ状態になり、その後上記ビット線
イコライズ、プリチャージ動作が終了すると同時に上記
ラッチ型センスアンプが活性化され、読み出しが行われ
る。
接続されているメモリセルＭＣの伝送ゲート用Ｎチャネ
ルトランジスタがＯＮ状態になり、その後上記ビット線
イコライズ、プリチャージ動作が終了すると同時に上記
ラッチ型センスアンプが活性化され、読み出しが行われ
る。
しかし、従来のスタティック型メモリにおいては、第３
図のタイミングチャートに示すように、何等可の原因で
ビット線イコライズ信号５ＢＥＱＩのタイミングが遅く
なり、ＢＬ、ＢＬ線対がイコライズされるタイミングよ
りも先にワード線選択が行われワード線ＷＬがハイレベ
ルになった場合、ＢＬ、ＢＬ線対はイコライズされる前
のデータを保持しているために、誤読み出しが行われる
。さらにＶＤＤからｖｓ５までフル振幅するラッチ回路
１４を保有しているため、イコライズが終了した時に、
誤書き込みにより選択されたセルのデータが破壊される
こととなる。同様に第４図のタイミングチャートに示す
ように、正常なタイミングでビット線プルアップイコラ
イズ動作が行われても、イコライズが不十分であった場
合には上記と同様に、ＢＬ、ＢＬ線対はイコライズされ
る前のデータを保持しているため誤読み出しが行われ、
かつ誤書き込みにより選択されたセルのデータが破壊さ
れるという問題がある。
図のタイミングチャートに示すように、何等可の原因で
ビット線イコライズ信号５ＢＥＱＩのタイミングが遅く
なり、ＢＬ、ＢＬ線対がイコライズされるタイミングよ
りも先にワード線選択が行われワード線ＷＬがハイレベ
ルになった場合、ＢＬ、ＢＬ線対はイコライズされる前
のデータを保持しているために、誤読み出しが行われる
。さらにＶＤＤからｖｓ５までフル振幅するラッチ回路
１４を保有しているため、イコライズが終了した時に、
誤書き込みにより選択されたセルのデータが破壊される
こととなる。同様に第４図のタイミングチャートに示す
ように、正常なタイミングでビット線プルアップイコラ
イズ動作が行われても、イコライズが不十分であった場
合には上記と同様に、ＢＬ、ＢＬ線対はイコライズされ
る前のデータを保持しているため誤読み出しが行われ、
かつ誤書き込みにより選択されたセルのデータが破壊さ
れるという問題がある。
本発明は、上記したようにラッチ型センスアンプを具備
するスタティック型メモリにおいて、イコライズのタイ
ミングか遅れたり、またはイコライズが不十分であった
時でも誤読み出し・誤書き込みが起こりに＜＜、かつ選
択セルのデータが破壊されないスタティック型メモリを
提供することを目的とする。
するスタティック型メモリにおいて、イコライズのタイ
ミングか遅れたり、またはイコライズが不十分であった
時でも誤読み出し・誤書き込みが起こりに＜＜、かつ選
択セルのデータが破壊されないスタティック型メモリを
提供することを目的とする。
（課題を解決するための手段）
本発明のスタティック型メモリは、電源と接地電位とビ
ット線対とセンスアンプとを具備するスタティック型メ
モリにおいて、このセンスアンプがビット線対を電源の
電位と接地電位との中間電位よりも高い電位にプリチャ
ージすることを特徴とするスタティック型メモリ装置で
ある。
ット線対とセンスアンプとを具備するスタティック型メ
モリにおいて、このセンスアンプがビット線対を電源の
電位と接地電位との中間電位よりも高い電位にプリチャ
ージすることを特徴とするスタティック型メモリ装置で
ある。
（作用）
本願の構成によるスタティック型メモリにおいては、セ
ンスアンプがプリチャージしようとする電位は、電源電
位と接地電位との中間電位よりも高い電位に設定される
。そのため、ビット線対の電位をプリチャージする際に
、従来よりも電位の変位量が少なくてすむ。つまりプリ
チャージ前の電源電位からプリチャージ後の電位に電位
を降下させるまでのプリチャージ時間が、従来のスタテ
ィック型メモリよりも短くて済む。このためプリチャー
ジ動作のためのタイミング信号において、タイミングず
れに対するマージンが大きくなる。
ンスアンプがプリチャージしようとする電位は、電源電
位と接地電位との中間電位よりも高い電位に設定される
。そのため、ビット線対の電位をプリチャージする際に
、従来よりも電位の変位量が少なくてすむ。つまりプリ
チャージ前の電源電位からプリチャージ後の電位に電位
を降下させるまでのプリチャージ時間が、従来のスタテ
ィック型メモリよりも短くて済む。このためプリチャー
ジ動作のためのタイミング信号において、タイミングず
れに対するマージンが大きくなる。
これにより、イコライズのためのタイミング信号か遅れ
たり、またはイコライズか不十分であった時でも誤読み
出し・誤書き込みが起こりにくく、かつ選択セルのデー
タが破壊されないスタティック型メモリを提供すること
ができる。
たり、またはイコライズか不十分であった時でも誤読み
出し・誤書き込みが起こりにくく、かつ選択セルのデー
タが破壊されないスタティック型メモリを提供すること
ができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第５図はスタティック型メモリにおけるメモリセル
アレイのうち、代表的に１力ラム分のビット線メモリセ
ル及びメモリセル周辺回路を示している。即ち、ビット
線対ＢＬＳＢＬには、複数個のスタティック型メモリセ
ルＭＣと、ビット線プリチャージ回路５１と、ビット線
イコライズ回路５２と、カラム選択用伝送ゲート５５が
接続されており、上記メモリセルＭＣにはそれぞれワド
線ＷＬが接続されている。
る。第５図はスタティック型メモリにおけるメモリセル
アレイのうち、代表的に１力ラム分のビット線メモリセ
ル及びメモリセル周辺回路を示している。即ち、ビット
線対ＢＬＳＢＬには、複数個のスタティック型メモリセ
ルＭＣと、ビット線プリチャージ回路５１と、ビット線
イコライズ回路５２と、カラム選択用伝送ゲート５５が
接続されており、上記メモリセルＭＣにはそれぞれワド
線ＷＬが接続されている。
本実施例においては、Ｑ５１〜Ｑ５７により構成される
中間電位ラッチ型センスアンプ５４が相補型トランスフ
ァゲート５５を介してビット線対ＢＬ。
中間電位ラッチ型センスアンプ５４が相補型トランスフ
ァゲート５５を介してビット線対ＢＬ。
ＢＬに接続されている。Ｑ５Ｂのゲートは中間電位Φか
印加されており、前記センスアンプ５４か活性化される
と、前記ビット線対は、ｈｉｇｈ側は電源電圧ＶＣＣに
、ｌｏｗ側は中間電位Ｖ。−Φ＋Ｖ７ｐにラッチされ中
間電位を調整することにより、本実施例においてはこの
電位■。をメモリセルのデータが破壊されない電位Ｖ＋
（リカバリー電位）よりも高い電位に設定している。
印加されており、前記センスアンプ５４か活性化される
と、前記ビット線対は、ｈｉｇｈ側は電源電圧ＶＣＣに
、ｌｏｗ側は中間電位Ｖ。−Φ＋Ｖ７ｐにラッチされ中
間電位を調整することにより、本実施例においてはこの
電位■。をメモリセルのデータが破壊されない電位Ｖ＋
（リカバリー電位）よりも高い電位に設定している。
次に、上記メモリにおける読み出し時の動作を第７図に
示すタイミングチャートを参照して説明する。ＢＬ、Ｂ
Ｌ線対は第５図に示す中間電位ラッチ回路により、リカ
バリー電位Ｖｊよりも高い電位Ｖ２にラッチされている
。
示すタイミングチャートを参照して説明する。ＢＬ、Ｂ
Ｌ線対は第５図に示す中間電位ラッチ回路により、リカ
バリー電位Ｖｊよりも高い電位Ｖ２にラッチされている
。
ここで、アドレス入力等の外部入力信号の変化により、
ビット線イコライズ信号５ＢＥＱＩ及びビット線プリチ
ャージ信号５ＢＰＣＨによってビット線イコライズ回路
５２のＰチャネルトランジスタとビット線プリチャージ
回路５１のＮチャネルトランジスタかＯＮ状態になると
、ビット線対ＢＬ。
ビット線イコライズ信号５ＢＥＱＩ及びビット線プリチ
ャージ信号５ＢＰＣＨによってビット線イコライズ回路
５２のＰチャネルトランジスタとビット線プリチャージ
回路５１のＮチャネルトランジスタかＯＮ状態になると
、ビット線対ＢＬ。
ＢＬの電位はイコライズ用トランジスタＱ７によりイコ
ライズされながら、プリチャージ負荷用トランジスタＱ
５、Ｑ６により電位レベル（Ｖ ＤＤ又は、ＶＴＮ）に
なる。
ライズされながら、プリチャージ負荷用トランジスタＱ
５、Ｑ６により電位レベル（Ｖ ＤＤ又は、ＶＴＮ）に
なる。
本願スタティック型メモリのＢＬＳＢＬ線対の電位差Δ
Ｖは、センスアンプにより中間電位にラッチされている
ため、第２図に示す従来のスタティック型メモリのＢＬ
、ＢＬ線対の電位差ΔＶ″に比較して小さくなっている
。従って、ビット線イコライズ信号の多少のタイミング
の遅れがあった場合、又、イコライズトランジスタＱ７
の駆動力が弱くイコライズが不十分であった場合にも、
第１図から第４図を参照して上述した従来例に比べて、
イコライズ動作がより確実に行われる。
Ｖは、センスアンプにより中間電位にラッチされている
ため、第２図に示す従来のスタティック型メモリのＢＬ
、ＢＬ線対の電位差ΔＶ″に比較して小さくなっている
。従って、ビット線イコライズ信号の多少のタイミング
の遅れがあった場合、又、イコライズトランジスタＱ７
の駆動力が弱くイコライズが不十分であった場合にも、
第１図から第４図を参照して上述した従来例に比べて、
イコライズ動作がより確実に行われる。
さらに、イコライズ動作の開始が遅れてワード線が選択
された後に、ビット線対に、前セルのデータが残ってい
たとしても、ビット線対はともに、上記リカバリー電位
Ｖ、よりも高く保持されているため、選択されたセルの
データが破壊されることがない。
された後に、ビット線対に、前セルのデータが残ってい
たとしても、ビット線対はともに、上記リカバリー電位
Ｖ、よりも高く保持されているため、選択されたセルの
データが破壊されることがない。
次に、第６図に本発明の他の一実施例を示す。
この実施例においては、ＱＢ１〜Ｑ８８により構成され
るラッチ型センスアンプ６４が、複数カラムに共通に接
続されたコモンデータ線対ｓｓ、ｓｓに接続され、相補
型トランスファゲート６５を介してビット線対ＢＬＳＢ
Ｌに接続されている。ＳＡＥ。
るラッチ型センスアンプ６４が、複数カラムに共通に接
続されたコモンデータ線対ｓｓ、ｓｓに接続され、相補
型トランスファゲート６５を介してビット線対ＢＬＳＢ
Ｌに接続されている。ＳＡＥ。
ＳＡＥはセンスアンプイネーブル信号である。カラムを
選択する際に、相補型トランスファゲート６５のＰＭＯ
５のみをＯＮ状態にし、さらにこの時のカラム選択信号
ＣＤ”を中間電位Φにすることにより、ビット線対ＢＬ
、ＢＬを中間電位にラッチする。さらにラッチされたビ
ット線対ＢＬ。
選択する際に、相補型トランスファゲート６５のＰＭＯ
５のみをＯＮ状態にし、さらにこの時のカラム選択信号
ＣＤ”を中間電位Φにすることにより、ビット線対ＢＬ
、ＢＬを中間電位にラッチする。さらにラッチされたビ
ット線対ＢＬ。
ＢＬＯＬＯＷ側の電位を、中間電位Φの電位を調節する
ことにより、第７図に示すメモリセルのブタが破壊され
ない電位Ｖ、よりも高い電位Ｖ。
ことにより、第７図に示すメモリセルのブタが破壊され
ない電位Ｖ、よりも高い電位Ｖ。
に設定する。この実施例においても第５図に示す実施例
と同様に、従来例に比べてイコライズ動作がより確実に
行われる。また、同様にイコライズ動作の開始が遅れ、
ワード線が選択された後にビット線対に前セルのデータ
か残っていたとしても、選択されたセルのデータが破壊
されることがない。
と同様に、従来例に比べてイコライズ動作がより確実に
行われる。また、同様にイコライズ動作の開始が遅れ、
ワード線が選択された後にビット線対に前セルのデータ
か残っていたとしても、選択されたセルのデータが破壊
されることがない。
上述したように、本発明のラッチ型センスアンプを有す
るスタティック型メモリによれば、センスアンプがビッ
ト線対を、電源電位と接地電位との中間電位よりも高い
電位にプリチャージすることにより、ビット線イコライ
ズのタイミングのマージンを大きくすることかでき、そ
の結果、誤読み出し・誤書き込みが起こりにくくなる。
るスタティック型メモリによれば、センスアンプがビッ
ト線対を、電源電位と接地電位との中間電位よりも高い
電位にプリチャージすることにより、ビット線イコライ
ズのタイミングのマージンを大きくすることかでき、そ
の結果、誤読み出し・誤書き込みが起こりにくくなる。
１２・・・ビット線プリチャージ信号 １３・・・ビッ
ト線イコライズ回路 １４・・・ラッチ型センスアンプ
５１・・・ビット線プリチャージ回路 ５２・・・ビット線イコライズ回路 ５３・・・メモリ
セル５４・・・中間電位ラッチ型センスアンプ５ＢＰＣ
Ｈ・・・イコライズ信号 ５ＢＥＱＨ・・・ビット線プ
リチャージ信号
ト線イコライズ回路 １４・・・ラッチ型センスアンプ
５１・・・ビット線プリチャージ回路 ５２・・・ビット線イコライズ回路 ５３・・・メモリ
セル５４・・・中間電位ラッチ型センスアンプ５ＢＰＣ
Ｈ・・・イコライズ信号 ５ＢＥＱＨ・・・ビット線プ
リチャージ信号
第１図は、従来のスタティック型メモリにおける１力ラ
ム分のビット線回路部を示す回路図、第２図、第３図及
び第４図は、第１図のメモリにおける読み出しモードで
の各部信号波形を示すタイミング図、第５図は、本発明
のスタティック型メモリの一実施′例における１力ラム
分を示す回路図、第６図は、同じく本発明の他の実施例
における要部を示す回路図、第７図は、第５図及び第６
図のメモリにおける読み出しモード・ての各部信号波形
を示すタイミング図である。 出願人代理人 弁理士 鈴江武彦 第１図 第 図 第 図
ム分のビット線回路部を示す回路図、第２図、第３図及
び第４図は、第１図のメモリにおける読み出しモードで
の各部信号波形を示すタイミング図、第５図は、本発明
のスタティック型メモリの一実施′例における１力ラム
分を示す回路図、第６図は、同じく本発明の他の実施例
における要部を示す回路図、第７図は、第５図及び第６
図のメモリにおける読み出しモード・ての各部信号波形
を示すタイミング図である。 出願人代理人 弁理士 鈴江武彦 第１図 第 図 第 図
Claims (4)
- （１）電源と接地電位とビット線対とセンスアンプとを
具備するスタティック型メモリ装置において、前記セン
スアンプは前記ビット線対を前記電源の電位と前記接地
電位との中間電位よりも高い電位にプリチャージするこ
とを特徴とするスタティック型メモリ装置。 - （２）前記センスアンプは、選択されたビット線にだけ
前記プリチャージを行うことを特徴とする特許請求の範
囲第１項記載のスタティック型メモリ装置。 - （３）前記センスアンプは、前記ビット線対か、カラム
選択用トランジスタを介してビット線に接続されたコモ
ンデータ線対かのどちらか又は両方に接続されているこ
とを特徴とする特許請求の範囲第２項に記載のスタティ
ック型メモリ装置。 - （４）電源と接地電位とビット線対とセンスアンプとを
具備するスタティック型メモリ装置に用いる方法であり
、前記センスアンプは前記ビット線対を前記電源の電位
と前記接地電位との中間電位よりも高い電位にプリチャ
ージするデータセンス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218871A JPH04102294A (ja) | 1990-08-22 | 1990-08-22 | スタティック型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218871A JPH04102294A (ja) | 1990-08-22 | 1990-08-22 | スタティック型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102294A true JPH04102294A (ja) | 1992-04-03 |
Family
ID=16726612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218871A Pending JPH04102294A (ja) | 1990-08-22 | 1990-08-22 | スタティック型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102294A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959901A (en) * | 1995-10-16 | 1999-09-28 | Nec Corporation | Static semiconductor memory of flip-flop circuit type with driving N-channel transistors |
| JP2016504705A (ja) * | 2013-01-25 | 2016-02-12 | レイセオン カンパニー | 低電力スタティックランダムアクセスメモリ |
-
1990
- 1990-08-22 JP JP2218871A patent/JPH04102294A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959901A (en) * | 1995-10-16 | 1999-09-28 | Nec Corporation | Static semiconductor memory of flip-flop circuit type with driving N-channel transistors |
| JP2016504705A (ja) * | 2013-01-25 | 2016-02-12 | レイセオン カンパニー | 低電力スタティックランダムアクセスメモリ |
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