JPH04102373A - 半導体電子放出素子 - Google Patents
半導体電子放出素子Info
- Publication number
- JPH04102373A JPH04102373A JP2221713A JP22171390A JPH04102373A JP H04102373 A JPH04102373 A JP H04102373A JP 2221713 A JP2221713 A JP 2221713A JP 22171390 A JP22171390 A JP 22171390A JP H04102373 A JPH04102373 A JP H04102373A
- Authority
- JP
- Japan
- Prior art keywords
- emitting device
- electron
- semiconductor
- region
- semiconductor electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体電子放出素子に関するものである。
従来の半導体電子放出素子のうち、アバランシェ増幅を
用いたものとして、例えば米国特許第４２５９６７８号
および米国特許第４３０３９３０号に記載されているも
のが知られている。
用いたものとして、例えば米国特許第４２５９６７８号
および米国特許第４３０３９３０号に記載されているも
のが知られている。
この半導体電子放出素子は、半導体基板上にＰ型半導体
層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面に
セシウム等を付着させて表面の仕事関数を低下させるこ
とにより電子放出部を形成したものであり、Ｐ型半導体
層とＮ型半導体層とにより形成されたダイオードの両端
に逆バイアス電圧をかけてアバランシェ増幅を起こすこ
とにより電子をホット化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面に
セシウム等を付着させて表面の仕事関数を低下させるこ
とにより電子放出部を形成したものであり、Ｐ型半導体
層とＮ型半導体層とにより形成されたダイオードの両端
に逆バイアス電圧をかけてアバランシェ増幅を起こすこ
とにより電子をホット化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
しかしながら、上記従来の半導体電子放出素子は、電子
放出部を形成するために用いていたセシウムが化学的に
極めて活性な元素であるため、以下のような欠点があっ
た。
放出部を形成するために用いていたセシウムが化学的に
極めて活性な元素であるため、以下のような欠点があっ
た。
■安定動作を得るために超高真空（１ｘｌＯ−１０Ｔｏ
ｒｒ以上）を必要とすること。
ｒｒ以上）を必要とすること。
■寿命、効率等が真空度に強く依存すること。
■素子を大気中にさらすことができないこと。
また、従来の半導体電子放出素子では、アバランシェ増
幅により高いエネルギーを得た電子がＮ型半導体層内を
逍遥して電子放出部表面に達する構造となっていたため
、電子のエネルギーの多くはＮ型半導体層内での格子散
乱等によって失われてしまうという欠点もあった。この
エネルギー損失を抑えるためにはＮ型半導体層を極めて
薄（（２００Å以下）形成する必要があるが、このよう
な極めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で
作製することは困難であり、従って素子を安定に作製す
ることが困難であるという課題を有していた。
幅により高いエネルギーを得た電子がＮ型半導体層内を
逍遥して電子放出部表面に達する構造となっていたため
、電子のエネルギーの多くはＮ型半導体層内での格子散
乱等によって失われてしまうという欠点もあった。この
エネルギー損失を抑えるためにはＮ型半導体層を極めて
薄（（２００Å以下）形成する必要があるが、このよう
な極めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で
作製することは困難であり、従って素子を安定に作製す
ることが困難であるという課題を有していた。
本発明の目的は、従来技術の問題点を解決し、広い面積
において均一に電子を放出する半導体電子放出素子を得
ることである。
において均一に電子を放出する半導体電子放出素子を得
ることである。
本発明の要旨は、半導体基体上に形成されたＰ型半導体
層を有し、該Ｐ型半導体上にショットキー障壁電極を有
し、該ショットキー障壁電極下に該ショットキー障壁電
極に対して複数のＰ゛領域ユニットを有し、該Ｐ゛領域
ユニット近傍にＮ゛領域有する半導体電子放出素子てあ
って、該ショットキー障壁電極が厚さ２０ｎｍ以下に形
成されている電子放出素子に存在する。
層を有し、該Ｐ型半導体上にショットキー障壁電極を有
し、該ショットキー障壁電極下に該ショットキー障壁電
極に対して複数のＰ゛領域ユニットを有し、該Ｐ゛領域
ユニット近傍にＮ゛領域有する半導体電子放出素子てあ
って、該ショットキー障壁電極が厚さ２０ｎｍ以下に形
成されている電子放出素子に存在する。
本発明の半導体電子放出素子は、電子放出部表面の仕事
関数を低下させるための材料（以下、低仕事関数材料）
をドープされた領域をＰ型半導体に対するショットキー
電極としたので、半導体基板の断面方向にも電子放出部
を形成することができ、また同一素子に任意の形状の複
数個の電子放出部を形成することができる。
関数を低下させるための材料（以下、低仕事関数材料）
をドープされた領域をＰ型半導体に対するショットキー
電極としたので、半導体基板の断面方向にも電子放出部
を形成することができ、また同一素子に任意の形状の複
数個の電子放出部を形成することができる。
また、本発明で用いる低仕事関数材料として大気中でも
極めて安定な元素を用いたので、安定動作を得るために
超高真空を必要とせず、寿命、効率等が真空度に強く依
存することがなく、さらには素子を大気中にさらすこと
も可能である。従来発明されてきた半導体電子放出素子
は、ＰＮ接合を用いているため、Ｎ型層内でのエネルギ
ー損失が多く、きわめて低仕事関数の材料を用いなけれ
ばならなかった。そのため、実際には、セシウム等のみ
が使用されてきた。これに対して本発明では、ショット
キー接合を用いているため、上記従来例よりもエネルギ
ー損失が小さいので使用可能な低仕事関数材料としては
、ＩＡ、２Ａ、３Ａ族およびラインタノイド系の金属や
、ＩＡ、２Ａ、３Ａ族およびラインタノイド系のシリサ
イドやホウ化物、炭化物等がある。具体的には、ＴｉＣ
，ＺｒＣ５ＨｆＣ１ＬａＢ５、ＳｍＢ６．ＧｄＢ６、Ｗ
Ｓｉ２、ＴｉＳｉ□、ＺｒＳｉ ２ 、ＧｄＳｉ ２等
が使用可能である。
極めて安定な元素を用いたので、安定動作を得るために
超高真空を必要とせず、寿命、効率等が真空度に強く依
存することがなく、さらには素子を大気中にさらすこと
も可能である。従来発明されてきた半導体電子放出素子
は、ＰＮ接合を用いているため、Ｎ型層内でのエネルギ
ー損失が多く、きわめて低仕事関数の材料を用いなけれ
ばならなかった。そのため、実際には、セシウム等のみ
が使用されてきた。これに対して本発明では、ショット
キー接合を用いているため、上記従来例よりもエネルギ
ー損失が小さいので使用可能な低仕事関数材料としては
、ＩＡ、２Ａ、３Ａ族およびラインタノイド系の金属や
、ＩＡ、２Ａ、３Ａ族およびラインタノイド系のシリサ
イドやホウ化物、炭化物等がある。具体的には、ＴｉＣ
，ＺｒＣ５ＨｆＣ１ＬａＢ５、ＳｍＢ６．ＧｄＢ６、Ｗ
Ｓｉ２、ＴｉＳｉ□、ＺｒＳｉ ２ 、ＧｄＳｉ ２等
が使用可能である。
さらに、従来の半導体電子放出素子と異なり、アバラン
シェ増幅により高いエネルギーを得た電子がＮ型半導体
層内を通過して電子放出部表面に達する構造となってい
ないため、Ｎ型半導体層を極めて薄＜ （２００Å以下
）形成する必要があるといった製造上の難点がなく、従
って、半導体電子放出素子を安定に作成することができ
る。
シェ増幅により高いエネルギーを得た電子がＮ型半導体
層内を通過して電子放出部表面に達する構造となってい
ないため、Ｎ型半導体層を極めて薄＜ （２００Å以下
）形成する必要があるといった製造上の難点がなく、従
って、半導体電子放出素子を安定に作成することができ
る。
以下、本発明について、第１図および第２図を用いて詳
細に説明−する。
細に説明−する。
第１図は本発明の半導体電子放出素子の動作原理を説明
するための図であり、本発明半導体電子放出素子の一構
成例を示す概念図である。図において、１１は半導体基
板、１２は空乏層領域、１３はＮ゛領域１４はＰ型半導
体層、１５はＰ＋領域ユニット、１６はショットキー電
極、１８はｎ型オーミック電極、１９はＰ型オーミック
電極である。
するための図であり、本発明半導体電子放出素子の一構
成例を示す概念図である。図において、１１は半導体基
板、１２は空乏層領域、１３はＮ゛領域１４はＰ型半導
体層、１５はＰ＋領域ユニット、１６はショットキー電
極、１８はｎ型オーミック電極、１９はＰ型オーミック
電極である。
なお、本発明の電子放出素子に用いる半導体材料として
は、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、Ｇａｐ、ＡＩ！Ａ
ｓ、ＧａＡｓＰ、ＡＩ！ＧａＡｓ、ＳｉＣ，ＢＰ等があ
るが、Ｐ型半導体を形成できるものであればどのような
材料でも良く、特に間接遷移型でバンドギャップの大き
い材料が適している。
は、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、Ｇａｐ、ＡＩ！Ａ
ｓ、ＧａＡｓＰ、ＡＩ！ＧａＡｓ、ＳｉＣ，ＢＰ等があ
るが、Ｐ型半導体を形成できるものであればどのような
材料でも良く、特に間接遷移型でバンドギャップの大き
い材料が適している。
また、第２図は本発明の半導体電子放出素子の表面近傍
におけるエネルギーバンドを示す概念図である。
におけるエネルギーバンドを示す概念図である。
まず、第２図を用いて、本発明の半導体電子放出素子に
おける電子放出過程について説明する。
おける電子放出過程について説明する。
Ｐ型半導体と低仕事関数材料からなるショットキーダイ
オードに逆バイアスを印加することによって、Ｐ型半導
体の伝導帯の底ＥＣはショットキー電極の真空準位Ｅ
ＶＡＣよりも高いエネルギー準位となる。
オードに逆バイアスを印加することによって、Ｐ型半導
体の伝導帯の底ＥＣはショットキー電極の真空準位Ｅ
ＶＡＣよりも高いエネルギー準位となる。
アバランシェ増幅によって生成された電子は、半導体−
金属電極界面に生ずる空乏層内の電界によって格子温度
よりも高いエネルギーを得て、低仕事関数材料からなる
ショットキー電極へ注入される。格子散乱等によってエ
ネルギーを失わず、ショットキー電極表面の仕事関数よ
り大きなエネルギーを持った電子は、ショットキー電極
表面（すなわち電子放出部）より、真空中に放出される
。
金属電極界面に生ずる空乏層内の電界によって格子温度
よりも高いエネルギーを得て、低仕事関数材料からなる
ショットキー電極へ注入される。格子散乱等によってエ
ネルギーを失わず、ショットキー電極表面の仕事関数よ
り大きなエネルギーを持った電子は、ショットキー電極
表面（すなわち電子放出部）より、真空中に放出される
。
本発明の半導体放電素子では、第１図に示したように、
Ｐ型半導体基板中の低仕事間数材料との界面付近にＮ゛
領域設けたので、ＰＮ＝界面に空乏層が生じる。従って
、Ｐ層層からＰ層に注入された電子はＰＮ”界面に生じ
た空乏層によって移動経路が限定され、電子放出部に設
けられたＰ＋領域ユニットに集中するために、電流密度
を上げることが容易となる。
Ｐ型半導体基板中の低仕事間数材料との界面付近にＮ゛
領域設けたので、ＰＮ＝界面に空乏層が生じる。従って
、Ｐ層層からＰ層に注入された電子はＰＮ”界面に生じ
た空乏層によって移動経路が限定され、電子放出部に設
けられたＰ＋領域ユニットに集中するために、電流密度
を上げることが容易となる。
また、本発明の半導体放電素子では、素子作製プロセス
において、電子放出部となるＰ゛領域ユニットおよびＮ
゛領域半導体表面からイオン打込み等により形成できる
ため、同一基板の同一平面上の任意の位置に複数個の任
意の形状の電子放出部を作製することができる。
において、電子放出部となるＰ゛領域ユニットおよびＮ
゛領域半導体表面からイオン打込み等により形成できる
ため、同一基板の同一平面上の任意の位置に複数個の任
意の形状の電子放出部を作製することができる。
また、半導体基板表面上にさらに所望の半導体層を例え
ばＭＢＥ （分子線エピタキシャル）法等により順次堆
積させることができるので、電子放出部を積層化した素
子の作製が容易であり、このため、電子放出部を基板表
面と垂直な方向に複数個形成することができる。
ばＭＢＥ （分子線エピタキシャル）法等により順次堆
積させることができるので、電子放出部を積層化した素
子の作製が容易であり、このため、電子放出部を基板表
面と垂直な方向に複数個形成することができる。
さらに本発明によれば、Ｐ型半導体層内に設けられた複
数のＰ゛領域ユニットのそれぞれの位置を任意に決める
ことができるので、放出される電子線を所望の形状とす
ることが可能となる。
数のＰ゛領域ユニットのそれぞれの位置を任意に決める
ことができるので、放出される電子線を所望の形状とす
ることが可能となる。
（実施例１）
第３図は本発明の一実施例に係るＧａＡｓ半導体電子放
出素子を示す概略図であり、第３図（ａ）は平面図、第
３図（ｂ）は第３図（ａ）のＡ−Ａ断面における断面図
である。図において、１０１はＰ’Ｓｊ基板、１０２は
Ｐ−層、１０３はリング状Ｎ”領域、１０４は点状Ｐ“
領域ユニット、１０５は絶縁膜、１０６および１０７は
オーミック電極、１０８はショットキー電極である。
出素子を示す概略図であり、第３図（ａ）は平面図、第
３図（ｂ）は第３図（ａ）のＡ−Ａ断面における断面図
である。図において、１０１はＰ’Ｓｊ基板、１０２は
Ｐ−層、１０３はリング状Ｎ”領域、１０４は点状Ｐ“
領域ユニット、１０５は絶縁膜、１０６および１０７は
オーミック電極、１０８はショットキー電極である。
以下、第３図に示した半導体放電素子の製造工程につい
て説明する。
て説明する。
■不純物濃度が１×１０１９ｃｍ−３のＡｓドープのＰ
″Ｓｉ基板１０１上に、ＣＶＤ （化学的気相成長）法
またはＬＰＥ （液相エピタキシャル成長）法によって
Ａｓ濃度が３ Ｘ １０”のＰ−層１０２を成長させた
。
″Ｓｉ基板１０１上に、ＣＶＤ （化学的気相成長）法
またはＬＰＥ （液相エピタキシャル成長）法によって
Ａｓ濃度が３ Ｘ １０”のＰ−層１０２を成長させた
。
■次に、通常のフォトソリグラフィー技術を用いて１０
３．１０４の開口部を設け、リング状Ｎ＋領域１０３に
はＢ＋イオン不純物濃度がｌＸ１０”ｃｍ−３となるよ
うに、点状Ｐ′″領域ユニット１０４にはＡｓ”イオン
を不純物濃度カ月Ｘ １０” ｃ ｍ−３となるように
、それぞれイオン注入を行ない、アニールにより活性化
した。
３．１０４の開口部を設け、リング状Ｎ＋領域１０３に
はＢ＋イオン不純物濃度がｌＸ１０”ｃｍ−３となるよ
うに、点状Ｐ′″領域ユニット１０４にはＡｓ”イオン
を不純物濃度カ月Ｘ １０” ｃ ｍ−３となるように
、それぞれイオン注入を行ない、アニールにより活性化
した。
■その後、表面に絶縁膜１０５としてＳｉＯ３を真空蒸
着し、フォトソリグラフィーにより、開口部を設けた。
着し、フォトソリグラフィーにより、開口部を設けた。
■リング状Ｎ゛領域１０３上および基板表面に、それぞ
れＡＡを真空蒸着し、オーミック電極１０６．１０７を
形成した。
れＡＡを真空蒸着し、オーミック電極１０６．１０７を
形成した。
■更にショットキー電極１０８となる材料として、例え
ば低仕事関数材料であるＧａ（φ■＝３．１ｅＶ）を１
００人真空蒸着し、３５０°０１１０分間の熱処理によ
ってＧａＳ＋２を形成させ、点状Ｐ＋領域ユニット１０
４と良質なショットキー接合を形成させた。
ば低仕事関数材料であるＧａ（φ■＝３．１ｅＶ）を１
００人真空蒸着し、３５０°０１１０分間の熱処理によ
ってＧａＳ＋２を形成させ、点状Ｐ＋領域ユニット１０
４と良質なショットキー接合を形成させた。
以上のようにして作成した半導体電子放出素子において
、ショットキー障害ダイオード１０８に逆バイアスを印
加したところ、ショットキー電極１０８と点状Ｐ＋領域
ユニット１０４との界面で、アバランシェ増幅が起き、
高いエネルギーをもった電子がＧａＳｉ表面から放出さ
れた。
、ショットキー障害ダイオード１０８に逆バイアスを印
加したところ、ショットキー電極１０８と点状Ｐ＋領域
ユニット１０４との界面で、アバランシェ増幅が起き、
高いエネルギーをもった電子がＧａＳｉ表面から放出さ
れた。
以上説明したように、本実施例によれば、電界を集中さ
せ、電子放出部を限定するためのＰ゛領域ユニットが形
成されていることにより、電子放出がその点に従って起
こるため、該点状Ｐ゛領域ユニットの配置やＰ“領域ユ
ニットの多きさ等により、−素子内での電子放出の分布
を自由に設定することが可能となった。
せ、電子放出部を限定するためのＰ゛領域ユニットが形
成されていることにより、電子放出がその点に従って起
こるため、該点状Ｐ゛領域ユニットの配置やＰ“領域ユ
ニットの多きさ等により、−素子内での電子放出の分布
を自由に設定することが可能となった。
さらに、従来の半導体製造プロセスを利用した電子放出
素子であるため、−素子の微細化やマルチ化が容易であ
る。
素子であるため、−素子の微細化やマルチ化が容易であ
る。
（実施例２）
第４図は本発明の第２の実施例に係るＧａＡｓ半導体電
子放出素子を示す概略図であり、第４図（ａ）は平面図
、第４図（ｂ）は第４図（ａ）のＡ−Ａ断面における断
面図である。図において、４０１はビＳｉ基板、４０２
はＰ−層、４０３はリング状Ｎ゛領域、４０４は点状Ｐ
−領域ユニット、４０５は絶縁膜、４０６および４０７
はオーミック電極、４０８はショットキー電極である。
子放出素子を示す概略図であり、第４図（ａ）は平面図
、第４図（ｂ）は第４図（ａ）のＡ−Ａ断面における断
面図である。図において、４０１はビＳｉ基板、４０２
はＰ−層、４０３はリング状Ｎ゛領域、４０４は点状Ｐ
−領域ユニット、４０５は絶縁膜、４０６および４０７
はオーミック電極、４０８はショットキー電極である。
以下、第４図に示した半導体放電素子の製造工程につい
て説明する。
て説明する。
■不純物濃度が５ＸＩＯ１８ｃｍのＰ”−ＧａＡｓ基板
４０１上にＭＢＥ（分子線エピタキシャル）法あるいは
ＭＯ−〇ＶＤ（有機金属化学的気相堆積）法によってＩ
Ｘ １０１６ｃ ｍ−３の不純物濃度を持つＰ−−Ｇ
ａＡＳ層４０２をエピタキシャル成長させた。このとき
用いたＰ型不純物はＢｅである。
４０１上にＭＢＥ（分子線エピタキシャル）法あるいは
ＭＯ−〇ＶＤ（有機金属化学的気相堆積）法によってＩ
Ｘ １０１６ｃ ｍ−３の不純物濃度を持つＰ−−Ｇ
ａＡＳ層４０２をエピタキシャル成長させた。このとき
用いたＰ型不純物はＢｅである。
■Ｓ ｉ”加速電圧１６０ＫｅＶてリング状Ｎ１領域４
０３に、Ｂｅ’を加速電圧４０ｋｅＶて点状Ｐ”領域ユ
ニット４０４に、それぞれＦＩＢ （集束イオンビーム
）によりマスクレスでイオン注入した■続いて基板４０
１の両面にＳｉＯ２を真空蒸着し、８５０℃、３分間の
アニールにより、注入不純物を活性化した。
０３に、Ｂｅ’を加速電圧４０ｋｅＶて点状Ｐ”領域ユ
ニット４０４に、それぞれＦＩＢ （集束イオンビーム
）によりマスクレスでイオン注入した■続いて基板４０
１の両面にＳｉＯ２を真空蒸着し、８５０℃、３分間の
アニールにより、注入不純物を活性化した。
■次に、基板表面の５ＩＯ２を全面剥離後、表面のリン
グ状Ｎ”領域の内側のみをエツチングし、絶縁膜４０５
とした。
グ状Ｎ”領域の内側のみをエツチングし、絶縁膜４０５
とした。
■次に、Ｐ゛基板４０１の裏面およびＰ−−ＧａＡｓ層
４０２のＮ゛領域それぞれＡｕ−Ｚｎ合金、Ａｕ−Ｇｅ
合金を真空蒸着し、表面のＡｕ−Ｇｅ合金膜をパターニ
ング後、４００°Ｃ１３分間の熱処理によりそれぞれオ
ーミック電極４０６．４０７とした。
４０２のＮ゛領域それぞれＡｕ−Ｚｎ合金、Ａｕ−Ｇｅ
合金を真空蒸着し、表面のＡｕ−Ｇｅ合金膜をパターニ
ング後、４００°Ｃ１３分間の熱処理によりそれぞれオ
ーミック電極４０６．４０７とした。
■最後にＧａＡｓの正孔に対して良質なショットキー接
合を形成する低仕事関数材料ＬａＢ ６（φｗ７＝２．
６ｅＶ）を電子ヒーム蒸着し、ノヨットキー電極とした
。
合を形成する低仕事関数材料ＬａＢ ６（φｗ７＝２．
６ｅＶ）を電子ヒーム蒸着し、ノヨットキー電極とした
。
このようにして作成した半導体電子放出素子を２Ｘ］Ｏ
−’Ｔｏｒｒに保たれた真空チャンバー中に入れ、逆バ
イアス７ｖを印加したところ、約１ｎＡの電子放出が観
測された。
−’Ｔｏｒｒに保たれた真空チャンバー中に入れ、逆バ
イアス７ｖを印加したところ、約１ｎＡの電子放出が観
測された。
（実施例３）
第５図および第６図は本発明の第３の実施例に係る半導
体電子放出素子を示す概略図であり、第５図は平面図、
第６図は第５図のＢ−Ｂ断面における断面図である。
体電子放出素子を示す概略図であり、第５図は平面図、
第６図は第５図のＢ−Ｂ断面における断面図である。
以下、第５図および第６図に示した半導体放電素子の製
造工程について説明する。
造工程について説明する。
■絶縁性Ｓｉ基板５１１上に、ＣＶＤ （化学的気相成
長）法またはＬＰＥ （液相エピタキシャル成長゛）法
によってＩ Ｘ Ｉ Ｏ”ｃｍ ”の不純物濃度を有す
るＰ”層１３と３×１０１６ｃｍ−３の不純物濃度を有
するＰ型半導体層５０４を成長させた。
長）法またはＬＰＥ （液相エピタキシャル成長゛）法
によってＩ Ｘ Ｉ Ｏ”ｃｍ ”の不純物濃度を有す
るＰ”層１３と３×１０１６ｃｍ−３の不純物濃度を有
するＰ型半導体層５０４を成長させた。
■次に、通常のフォトソリグラフィー技術を用いて５０
３．５０５．５１２の開口部を設け、Ｐ“領域ユニット
５０５および５１２に、Ａｓ＋イオンを不純物濃度が１
、Ｘ １０２ｏｃｍ−３となるように、それぞれイオ
ン注入を行ない、アニールにより活性化した。
３．５０５．５１２の開口部を設け、Ｐ“領域ユニット
５０５および５１２に、Ａｓ＋イオンを不純物濃度が１
、Ｘ １０２ｏｃｍ−３となるように、それぞれイオ
ン注入を行ない、アニールにより活性化した。
■更に、ショットキー電極６となる低仕事関数材料とし
て、例えばＧｄ（φＷＫ ＝ ３ 、１ ｅ Ｖ ）を
１００人真空蒸着し、３５０℃、１０分間の熱処理によ
って良質なショットキー接合を形成させた。
て、例えばＧｄ（φＷＫ ＝ ３ 、１ ｅ Ｖ ）を
１００人真空蒸着し、３５０℃、１０分間の熱処理によ
って良質なショットキー接合を形成させた。
■続いて上記ショットキー電極５０６上に絶縁層を介し
て、引き出し電極５０８およびオーミック電極５０９．
５１０をＡＩ！蒸着によって形成した。
て、引き出し電極５０８およびオーミック電極５０９．
５１０をＡＩ！蒸着によって形成した。
以上のようにして作成した半導体電子放出素子において
、ショットキーダイオードに逆バイアスを印加したとこ
ろ、ショットキー電極５０６とＰ＋領域ユニット５０５
との界面で、アバランシェ増幅が起き、高いエネルギー
をもった電子がＧｄ５ｉ２表面から放出された。
、ショットキーダイオードに逆バイアスを印加したとこ
ろ、ショットキー電極５０６とＰ＋領域ユニット５０５
との界面で、アバランシェ増幅が起き、高いエネルギー
をもった電子がＧｄ５ｉ２表面から放出された。
以上説明したように、本実施例によれば、電界を集中さ
せ、電子放出部を限定するためのＰ゛領域ユニット５０
５が、第５図に示したようにライン状に形成されている
ことにより、電子放出が広範囲に連続的に得られるため
、従来電子ラインカソードが用いられているフラットパ
ネルデイスプレィや表示装置の電子源への応用が可能と
なった。
せ、電子放出部を限定するためのＰ゛領域ユニット５０
５が、第５図に示したようにライン状に形成されている
ことにより、電子放出が広範囲に連続的に得られるため
、従来電子ラインカソードが用いられているフラットパ
ネルデイスプレィや表示装置の電子源への応用が可能と
なった。
さらに、本実施例に係る半導体電子放出素子は、従来の
半導体製造プロセスを利用したシリコン素子であるため
、大型大面積化が可能である。
半導体製造プロセスを利用したシリコン素子であるため
、大型大面積化が可能である。
（実施例４）
本発明の第４の実施例として、本発明の半導体電子放出
素子を、７セグメント画像表示装置として作成した場合
について、第７図および第８図を用いて説明する。
素子を、７セグメント画像表示装置として作成した場合
について、第７図および第８図を用いて説明する。
第７図は本実施例に係る半導体電子放出素子の部を示す
概略断面図であり、第８図は該半導体電子放出素子の概
略上面図である。
概略断面図であり、第８図は該半導体電子放出素子の概
略上面図である。
以下、第７図および第８図に示した半導体放電素子の製
造工程について説明する。
造工程について説明する。
■不純物濃度５ Ｘ Ｉ Ｏ”ｃ ｍ−３のＰ”−Ｇａ
Ａｓ基板７０１上にＭＢＥ （分子線エピタキシャル）
法によってＩ Ｘ Ｉ ０１６ｃｍ”３の不純物濃度を
持っＰ−ＧａＡｓ層７０４をエピタキシャル成長させた
。このとき用いたＰ型不純物はＢｅである。
Ａｓ基板７０１上にＭＢＥ （分子線エピタキシャル）
法によってＩ Ｘ Ｉ ０１６ｃｍ”３の不純物濃度を
持っＰ−ＧａＡｓ層７０４をエピタキシャル成長させた
。このとき用いたＰ型不純物はＢｅである。
■Ｓｉ＋を加速電圧８０ＫｅＶ、ドーズ量的５ Ｘ ｌ
０１３ｃｍ−２で、Ｐ−ＧａＡｓ層７０４に、ＦＩＢ
（集束イオンビーム）によりマスクレスでイオン注入
することにより、Ｎ”層７０３を形成した。
０１３ｃｍ−２で、Ｐ−ＧａＡｓ層７０４に、ＦＩＢ
（集束イオンビーム）によりマスクレスでイオン注入
することにより、Ｎ”層７０３を形成した。
■続いて、加速電圧５０ＫＶ、ドーズ量的Ｉ Ｘ ｌ
０１３ｃｍ−”で、ＦＩＢにより、電子放出領域となる
Ｐ”領域ユニット７０５を打ち込み形成した。
０１３ｃｍ−”で、ＦＩＢにより、電子放出領域となる
Ｐ”領域ユニット７０５を打ち込み形成した。
このＰ゛領域ユニット７ｏ５が、７セグメント画像を表
示するための、７ケ所の電子放出領域となる。
示するための、７ケ所の電子放出領域となる。
■次に、Ｎ“領域３およびＰ゛領域ユニット７０５を形
成した基板７０１上に、スパッタ蒸着を用いて５ｉｏ２
層を形成し、アルシンとＮ２とＮ２との混合基体中で８
００ ’Ｃ１３分間の熱処理を行ない、注入不純物を活
性化した。
成した基板７０１上に、スパッタ蒸着を用いて５ｉｏ２
層を形成し、アルシンとＮ２とＮ２との混合基体中で８
００ ’Ｃ１３分間の熱処理を行ない、注入不純物を活
性化した。
■さらに、Ｐ”領域ユニット７０５の部分の５ｉｏ２を
エツチングに誹り除去し、Ｐ″領域ユニット７０５を露
出させた後、ＧａＡｓの正孔に対して良質なショットキ
ー接合を形成する低仕事関数材料ＬａＢ６（（φｗ丁＝
２．６ｅＶ）を電子ビーム蒸着により２．００人程度蒸
着し、各セグメントに対応するノヨットキー電極を、そ
れぞれ独立に形成した。
エツチングに誹り除去し、Ｐ″領域ユニット７０５を露
出させた後、ＧａＡｓの正孔に対して良質なショットキ
ー接合を形成する低仕事関数材料ＬａＢ６（（φｗ丁＝
２．６ｅＶ）を電子ビーム蒸着により２．００人程度蒸
着し、各セグメントに対応するノヨットキー電極を、そ
れぞれ独立に形成した。
■最後に、Ｐ°基板裏面にＡｕ−Ｚｎ合金を用いてオー
ミック電極を形成し、電子放出素子を完成した。
ミック電極を形成し、電子放出素子を完成した。
このようにして作成した半導体電子放出素子をＩ Ｘ
１０−’Ｔ ｏｒｒに保たれた真空容器内に入れ、素子
から２ｍｍの位置に蛍光灯を設置して電子放出を行なっ
たところ、本素子の７つのセグメントに対応した輝点が
得られた。また、上記ショットキー電極にプラス電圧を
印加したセグメントのみから電子が放出され、７セグメ
ントの組み合せにより、数字の表示が可能であった。
１０−’Ｔ ｏｒｒに保たれた真空容器内に入れ、素子
から２ｍｍの位置に蛍光灯を設置して電子放出を行なっ
たところ、本素子の７つのセグメントに対応した輝点が
得られた。また、上記ショットキー電極にプラス電圧を
印加したセグメントのみから電子が放出され、７セグメ
ントの組み合せにより、数字の表示が可能であった。
以上、説明したように、本発明の電子放出素子によれば
、電子放出部を任意に限定することができ、さらには、
電子放出部を同一基板上に複数個同時に形成することが
出来る。
、電子放出部を任意に限定することができ、さらには、
電子放出部を同一基板上に複数個同時に形成することが
出来る。
また、本発明の電子放出素子によれば、試料断面に垂直
な方向に電子放出を行なうことが可能であり、さらには
、その電子放出断面を複数の異なる方向に設けることに
より、それらの方向にそれぞれ独立した電子放出を行う
ことが可能である。
な方向に電子放出を行なうことが可能であり、さらには
、その電子放出断面を複数の異なる方向に設けることに
より、それらの方向にそれぞれ独立した電子放出を行う
ことが可能である。
また、電子放出部の形状を、Ｐ層中に埋め込まれたＰ“
層によって制御できるため、表示装置等への応用が容易
である。
層によって制御できるため、表示装置等への応用が容易
である。
第１図は本発明の半導体電子放出素子の動作原理を説明
するための図、 第２図は本発明の半導体電子放出素子の表面近傍におけ
るエネルギーバンドを示す概念図、Ｗψ− 第３図は本発明の一実施例に係るＧａＡｓ半導体と 電子放出素子示す概略図、 △ 第４図は本発明の第２の実施例に係るＧａＡｓ半導体電
子放出素子を示す概略図、 第６図は第５図のＢ−Ｂ断面における断面図、第７図は
本発明の第４の実施例に係る半導体電子放出素子の一部
を示す概略断面図、 第８図は該半導体電子放出素子の概略上面図である。 第２図 夷７図
するための図、 第２図は本発明の半導体電子放出素子の表面近傍におけ
るエネルギーバンドを示す概念図、Ｗψ− 第３図は本発明の一実施例に係るＧａＡｓ半導体と 電子放出素子示す概略図、 △ 第４図は本発明の第２の実施例に係るＧａＡｓ半導体電
子放出素子を示す概略図、 第６図は第５図のＢ−Ｂ断面における断面図、第７図は
本発明の第４の実施例に係る半導体電子放出素子の一部
を示す概略断面図、 第８図は該半導体電子放出素子の概略上面図である。 第２図 夷７図
Claims (11)
- （１）半導体基体上に形成されたＰ型半導体層を有し、
該Ｐ型半導体上にショットキー障壁電極を有し、該ショ
ットキー障壁電極下に該ショットキー障壁電極に対して
複数のＰ＾＋領域ユニットを有し、該Ｐ＾＋領域ユニッ
ト近傍にＮ＾＋領域を有する半導体電子放出素子であっ
て、該ショットキー障壁電極が厚さ２０ｎｍ以下に形成
されていることを特徴とする半導体電子放出素子。 - （２）該ショットキー障壁電極の厚さが５ｎｍ以上１５
ｎｍ以下に形成されていることを特徴とする請求項１の
半導体電子放出素子。 - （３）該Ｐ＾＋領域ユニットが面積８０００μｍ＾２以
下であることを特徴とする請求項１の半導体電子放出素
子。 - （４）該Ｐ＾＋領域ユニットの面積が１０００μｍ＾２
以上６０００μｍ＾２以下であることを特徴とする請求
項１の半導体電子放出素子。 - （５）該Ｎ＾＋領域が、該Ｐ＾＋領域ユニットを囲んで
リング状に形成されていることを特徴とする請求項１の
半導体電子放出素子。 - （６）半導体基体上に形成されたＰ型半導体層を形成し
、該Ｐ型半導体上にショットキー障壁電極を有し、該シ
ョットキー障壁電極下にＰ＾＋領域ユニットを有する半
導体電子放出素子であって、該Ｐ＾＋領域ユニットが帯
状で、厚さ２０ｎｍ以下に形成されていることを特徴と
する半導体電子放出素子。 - （７）該Ｐ＾＋領域ユニットと接しないように該Ｐ＾＋
領域ユニットを挟んで形成された複数個のＮ＾＋領域を
有することを特徴とする請求項６に記載の半導体電子放
出素子。 - （８）該ショットキー障壁電極の厚さが５ｎｍ以上１５
ｎｍ以下に形成されていることを特徴とする請求項６の
半導体電子放出素子。 - （９）該Ｐ＾＋領域ユニットが面積８０００μｍ＾２以
下であることを特徴とする請求項６の半導体電子放出素
子。 - （１０）該Ｐ＾＋領域ユニットの面積が１０００μｍ＾
２以上６０００μｍ＾２以下であることを特徴とする請
求項９の半導体電子放出素子。 - （１１）該Ｎ＾＋領域が、該Ｐ＾＋領域ユニットを囲ん
でリング状に形成されていることを特徴とする請求項６
の半導体電子放出素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221713A JPH04102373A (ja) | 1990-08-22 | 1990-08-22 | 半導体電子放出素子 |
| EP19900117200 EP0416626B1 (en) | 1989-09-07 | 1990-09-06 | Electron emitting semiconductor device |
| DE1990609357 DE69009357T2 (de) | 1989-09-07 | 1990-09-06 | Elektronenemittierende Halbleitervorrichtung. |
| US08/478,656 US5814832A (en) | 1989-09-07 | 1995-06-07 | Electron emitting semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221713A JPH04102373A (ja) | 1990-08-22 | 1990-08-22 | 半導体電子放出素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102373A true JPH04102373A (ja) | 1992-04-03 |
Family
ID=16771103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221713A Pending JPH04102373A (ja) | 1989-09-07 | 1990-08-22 | 半導体電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143428A (ja) * | 2006-05-31 | 2014-08-07 | Cree Sweden Ab | 組み込まれたｐｎ接合を有するショットキダイオード |
-
1990
- 1990-08-22 JP JP2221713A patent/JPH04102373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143428A (ja) * | 2006-05-31 | 2014-08-07 | Cree Sweden Ab | 組み込まれたｐｎ接合を有するショットキダイオード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788243B2 (ja) | 半導体電子放出素子及び半導体電子放出装置 | |
| US4801994A (en) | Semiconductor electron-current generating device having improved cathode efficiency | |
| US5554859A (en) | Electron emission element with schottky junction | |
| US5814832A (en) | Electron emitting semiconductor device | |
| US3699404A (en) | Negative effective electron affinity emitters with drift fields using deep acceptor doping | |
| GB2109160A (en) | Semiconductor electron source for display tubes and other equipment | |
| JPH0512988A (ja) | 半導体電子放出素子 | |
| JPS61131330A (ja) | 半導体装置 | |
| JPH04102373A (ja) | 半導体電子放出素子 | |
| EP0416626B1 (en) | Electron emitting semiconductor device | |
| JPS62229731A (ja) | 電子ビ−ム発生用半導体デバイス | |
| JP3005023B2 (ja) | 半導体電子放出素子とその駆動方法 | |
| JP2820450B2 (ja) | 半導体電子放出素子 | |
| JP3403165B2 (ja) | 電子放出素子の製造方法 | |
| JPH06162918A (ja) | 半導体電子放出素子並びにその製造方法 | |
| JP2780819B2 (ja) | 半導体電子放出素子 | |
| JP2728225B2 (ja) | 半導体電子放出素子 | |
| JP2774155B2 (ja) | 電子放出素子 | |
| JP3260502B2 (ja) | 電子放出素子 | |
| JP2765982B2 (ja) | 半導体電子放出素子およびその製造方法 | |
| JPH0395825A (ja) | 半導体電子放出素子 | |
| JP2675867B2 (ja) | 半導体光放出素子 | |
| JPH0689657A (ja) | 半導体電子放出素子の製造方法 | |
| JP2726116B2 (ja) | 半導体電子放出素子およびその製造方法 | |
| JP3137267B2 (ja) | 半導体電子放出素子 |