JPH04105148A

JPH04105148A - データ転送制御方式

Info

Publication number: JPH04105148A
Application number: JP22242790A
Authority: JP
Inventors: Kenichi Ishizaka; 賢一石坂; Nobuhiko Kuribayashi; 栗林　暢彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-27
Filing date: 1990-08-27
Publication date: 1992-04-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕アクセス源が半導体メモリ等の記憶装置をアクセスする
ときのデータ転送方式に係り、更に詳しくは、バッファ
記憶方式を使用したデータ転送方式に関し、データ転送における記憶装置のスループットとアクセス
源側のスルーブツトをほぼ同一にすることを可能とし、
アクセス源側の使用効率を高めることを目的とし、記憶装置を各々が独立した入出力バスを有するｍ（ｍは
２以上の任意の整数）個の記憶手段に分割して構成し、
記憶装置におけるアドレス割り付けを、連続するｎ（ｎ
は２以上の任意の整数）アドレスずつが各記憶手段間で
順次循環して割り付けられるように行い、各ウェイが独
立した入出力バスを有するｍウェイから構成されるバッ
ファ手段を２面と、ｍ個の各記憶手段と一方のバッファ
手段のｍ個の各ウェイとの間で、それぞれｎアドレス分
ずつのデータを並列に転送し、ｎアドレス×ｍ個分の並
列データ転送が終了したらもう一方のバッファ手段に切
り替えて同様の動作を行うという動作を繰り返す記憶装
置側データ転送制御手段と、各記憶手段との間でデータ
転送を行っている一方のバッファ手段とは別の他方のバ
ッファ手段のｍ個の各ウェイを順次切り替えながら、該
各ウェイとアクセス源との間でそれぞれｎアドレス分ず
つのデータを順次直列に転送し、ｎアドレス×ｍウェイ
分の直列データ転送が終了したらもう一方のバッファ手
段に切り替えて同様の動作を行うという動作を繰り返す
アクセス源側データ転送制御手段と、を有するように構
成する。

〔産業上の利用分野〕

本発明は、アクセス源が半導体メモリ等の記憶装置をア
クセスするときのデータ転送方式に係り、更に詳しくは
、バッファ記憶方式を使用したデータ転送方式に関する
。

〔従来の技術〕

半導体技術の急速な進歩により、大容量の半導体記憶装
置が安価に提供されるようになり、ディスク記憶装置等
の補助記憶装置で実現していたデータ記憶の機能の一部
を、半導体記憶装置で置き換える方式が導入されつつあ
る。

このような半導体記憶装置を用いた記憶方式の１つとし
て、拡張記憶方式がある。この方式においては、補助記
憶装置がチャネルを介して主記憶装置に接続されるのと
は異なる形態で、半導体記憶素子で構成される拡張記憶
装置が主記憶装置に接続される。拡張記憶装置は、数百
メガパイトル数ギガバイトというように主記憶装置の２
〜１０倍前後の大容量の記憶容量を有し、一般の入出力
チャネルとは異なる専用のインタフェースにより、主記
憶装置との間で高速データ転送を行う。このデータ転送
速度は、主記憶装置と補助記憶装置間のデータ転送速度
の数十倍〜数百倍の高速性を有する。そして、拡張記憶
装置のアドレス空間は主記憶装置のそれとは別のアドレ
ス空間を構成する。

このような拡張記憶装置は、主記憶装置を中心とする仮
想記憶方式におけるスワップデータの格納領域、或いは
、ジョブの実行過程における作業用領域等として用いら
れることにより、データ処理の高速化に大きく貢献する
ことができる。

最近ではこのような拡張記憶装置に、大容量高速記憶装
置（Ｌ　ＨＳ　：Ｌａｒｇｅ　Ｈｉｇｈ　５ｐｅｅｄ　
Ｓｔｏｒａｇｅ）と呼ばれる、更に大規模な記憶装置を
接続したシステムが開発されつつある。第５図に、拡張
記憶装置とＬＨ３を適用した一般的なコンピュータシス
テムの全体構成図を示す。

ＣＳ　Ｕ　（Ｃｏｍａ＋ｏｎ　Ｓｔｏｒａｇｅ　Ｕｎｉ
ｔ）　５０１は、拡張記憶装置であって、インタフェー
スであるＣＭＵ（Ｃｏｍｍｏｎ　Ｍａｐｐｉｎｇ　Ｕｎ
ｉｔ）　５０２を介して複数台のプロセンサ５０３内の
特には図示しない主記憶装置と接続される。なお、第５
図の例では、プロセッサは、５０３．〜５０３ｎの複数
台で構成されており、マルチプロセッサシステムを構成
する。

Ｃ３Ｕ４０１には、インタフェースであるＬＨ３Ａ　（
Ｌａｒｇｅ　Ｈｉｇｈ　５ｐｅｅｄ　Ｓｔｏｒａｇｅ　
Ａｄａｐｔｏｒ）　５０４を介してＬＨ３５０５が接続
される。ＬＨ３５０５は、数ギガバイト程度の半導体記
憶素子で構成されるバッファと、それに接続されるディ
スク記憶装置とで構成され、数テラバイトというような
超大容量のリニアなアドレス空間を供給する。

ここで、ＬＨ３５０５は、データバスの幅が極めて大き
いため、Ｃ３Ｕ５０１に比較して大スルーブツトの入出
力が可能である。このため、Ｃ３Ｕ５０１とＬＨ３５０
５との間でまともにデータ転送を行うと、ＬＨ３５０５
の使用効率が低下する。そのために、Ｃ３Ｕ５０１とＬ
Ｈ３５０５との間にインタフェースとしてＬＨ３Ａ５０
４を設ける。第６図に、従来例として考えられるＬＨ３
Ａ５０４の構成を示す。同図の如く、ＬＨ３Ａ５０４は
、半導体素子で構成される６０１１と６０１２の２面の
バッファで構成され、例えばＣ３Ｕ５０１からＬＨ３５
０５にデータ転送を行う場合には、Ｃ３Ｕ５０１からバ
ッファ６０１１にデータの書き込みを行っているときに
はＬＨ３５０５はバッファ６０１２からデータを読み出
し、逆に、バッファ６０１２に書き込むときはバッファ
６０１１から読み出すというように、バッファ６０１１
と６０１２をセレクタ６０２及び６０３によって交互に
切り替えながらデータ転送を行う。このＬＨ３Ａ５０４
により、Ｃ３Ｕ５０１とＬＨ３５０５が、それぞれのデ
ータ転送速度でデータの入出力を行うことができ、ＬＨ
３５０５での使用効率を向上させることができる。

〔発明が解決しようとする課題〕

しかし、第６図のようなＬＨ３Ａ５０４では、バッファ
６０１１又は６０１２の１面あたりのバッファ容量以上
のデータ転送を行おうとする場合等において、例えばＣ
３Ｕ５０１がバッファ６０１１にデータを書き込みきら
ないうちにＬＨ３５０５がバッファ６０１２からデータ
を読み出し終えてしまい、ＬＨ３５０５は、Ｃ３Ｕ５０
１がバッファ６０１１にデータを書き込み終えるまで待
たなければならない。このため、結局、ＬＨ３５０５に
おけるデータの入出力速度が、Ｃ３Ｕ５０１でのデータ
の入出力速度に律速されてしまうという問題点を有して
いる。

このような問題点は、Ｃ３ＵとＬ）（Ｓの組み合わせに
限られるものではなく、成るデータ転送速度で動作する
アクセス源（ＬＨ３に対応）が、それより低速度で動作
する記憶装置をアクセスする場合に、−船釣に生じる。

本発明は、データ転送における記憶装置のスループット
とアクセス源側のスルーブツトをほぼ同一にすることを
可能とし、アクセス源側の使用効率を高めることを目的
とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である０本発明は、記憶
装置１０１とアクセス源１０２との間でデータ転送を行
うデータ転送制御方式を前提とする。ここで、記憶装置
１０１は、例えば拡張記憶装置Ｉ　（Ｃ３Ｕ）であり、
アクセス源１０２は、例えば大容量高速記憶装置（ＬＨ
３）である。

本発明では、まず、記憶装置１０１は、各々が独立した
入出力バスを有するｍ（ｍは２以上の任意の整数）個の
記憶手段１０３．〜１０３．に分割して構成される。入
出力バスの幅は、例えば１６バイトである。

続いて、記憶装置１０１におけるアドレス割り付けを、
連続するｎ（ｎは２以上の任意の整数）アドレスずつが
各記憶手段１０３１〜１０３１間で順次循環して割り付
けられるように行う。例えば、第１図のように、記憶装
置１０１の実アドレス０〜（ｎ−１）が記憶手段１０３
１の絶対アドレス０〜（ｎ−１）に、実アドレスｎ〜（
２ｎ−１）が記憶手段１０３２の絶対アドレスＯ〜（ｎ
−１）に、実アドレス（ｍ−１）ｎ〜（ｍｎ−１）が記
憶手段１０３．の絶対アドレス０〜（ｎ−１）に、更に
、実アドレスｍｎ〜（（ｍ＋１）ｎ−１）が記憶手段１
０３１の絶対アドレスｎ〜（２ｎｌ）に、それぞれ対応
するように割り付ける。この場合、各記憶手段１０３Ｉ
〜１０３．は、内部でさらに複数のモジュールに分割さ
れ、そのモジュール間において、データのアドレスがｎ
ウェイでインタリープされるようにも構成できる。

そして、本発明では、まず、各ウェイが独立した入出力
バスを有するｍウェイから構成されるバッファ手段を１
０４、と１０４２の２面有する。

各ウェイは、例えばそれぞれ独立した１６バイト幅の入
出力バスを有する。

次に、ｍ個の各記憶手段１０３１〜１０３１と一方のバ
ッファ手段１０４１（又は１０４２）のｍ個の各ウェイ
との間で、それぞれｎアドレス分ずつのデータを並列に
転送し、ｎアドレス×ｍ個分の並列データ転送が終了し
たらもう一方のバッファ手段１０４２（又は１０４１）
に切り替えて同様の動作を行うという動作を繰り返す記
憶装置側データ転送制御手段１０５を有する。同手段は
、例えば第１図のセレクタ１０７＋〜１０７１のイメー
ジで概念的に表され、記憶手段１０３．の実アドレスＯ
〜（ｎ−１）の各データをバッファ手段１０４１のウェ
イ１に転送する動作、記憶手段１０３□の実アドレスｎ
〜（２ｎ＋１）の各データをバッファ手段１０４１のウ
ェイ２に転送する動作、・・、記憶手段１０３イの実ア
ドレス（ｍ−１）ｎ−ｍｎ−１の各データをバッファ手
段１０４゜のウェイｍに転送する動作を、並列に行う。

そして、この動作が終了したらバッファ１０４２に切り
替える。バッファ１０４２でも同様の動作が終了したら
再びバッファ１０４１に切り替えるという動作を繰り返
す。

そして、各記憶手段１０３．〜１０３．との間でデータ
転送を行っている一方のバッファ手段とは別の他方のバ
ッファ手段１０４２（又は１０４２）のｍ個の各ウェイ
を順次切り替えながら、該各ウェイとアクセス源１０２
との間でそれぞれｎアドレス分ずつのデータを順次直列
に転送し、ｎアドレス×ｍウェイ分の直列データ転送が
終了したらもう一方のバッファ手段１０４１（又は１０
４２）に切り替えて同様の動作を行うという動作を繰り
返すアクセス源側データ転送制御手段１０６を有する。

同手段は、例えば第１図のセレクタ１０８１と１０８□
及び１０９のイメージで概念的に示され、上述の記憶装
置側データ転送制御手段１０５の例に対応して、例えば
、まず、バッファ手段１０４２のウェイ１に記憶されて
いる実アドレス０′〜（ｎ−１）’のデータを順次アク
セス源１０２に転送する動作、その終了後、ウェイ２に
記憶されている実アドレスｎ′〜（２ｎ−１）’のデー
タを順次アクセス源１０２に転送する動作、・・・、最
後に、バッファ１０４２０ウエイｍに記憶されている実
アドレス（ｍ　−１）　ｎ−ｍｎ　−１のデータを順次
アクセス源１０２に転送する動作を、各ウェイを切り替
えながら順次行う。そして、この動作が終了したらバッ
ファ１０４１に切り替える。

バッファ１０４１でも同様の動作が終了したら再びバッ
ファ１０４２に切り替えるという動作を繰り返す。

以上の動作において、アクセス源側データ転送制御手段
１０６によるデータ転送の速度は、記憶装置側データ転
送制御手段１０５によるデータ転送の速度のｍ倍の速度
で行われる。

〔作　　　用〕

本発明では、２面のバッファ１０４１及び１０４２を交
互に切り替えながら、記憶装置１０１側では、ｍ個の記
憶手段１０３１〜１０３□と一方のバッファのｍ個の各
ウェイとの間で並列にデータ転送を行い、アクセス源１
０２側では、他方のバッファのｍ個の各ウェイを切り替
えながら、直列にデータ転送を行う。この動作が繰り返
されることにより、アクセス源１０２側のスループット
と記憶装置１０１例のスルーブツトを合わせることが可
能となる。

この場合、アクセス源１０２側のスルーブツトが記憶装
置１０１例のスループットのｍ倍ということになる。

また、本発明では、各記憶手段１０３Ｉ〜１０３、、の
それぞれの内部で、ｎウェイのインタリーブをすること
も可能となり、データ処理の自由度を高めることができ
る。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例につき説明す
る。

まず、本発明の全体的なシステム構成は、既に説明した
第５図と同様である。

第２図は、第５図のシステムのうちの、Ｃ３Ｕ５０１と
ＬＨ３Ａ５０４に係る部分の本発明の実施例の構成図で
ある。

まず、本実施例では、Ｃ３Ｕ５０１は、ハードウェア的
に＃０〜＃３の４つのモジュールに分割されており、そ
れぞれ８バイト幅のバスでデータアクセスが可能である
。そして、＃Ｏと＃１の２台１組のＣ３Ｕ５０１のバス
が結合されて、１６バイト幅のバスでデータアクセスが
可能であり、これにより、３２ウエイの記憶部２０９１
が構成される。

＃２と＃３のＣ３Ｕ５０１も同様である。そして、まず
、Ｃ３Ｕ５０１内の絶対アドレス０〜６３のデータは、
第２図のように、記憶部２０９Ｉの＃０と＃１のモジュ
ールにインタリーブして記憶され、次のアドレス６４〜
１２７のデータは記憶部２０９□の＃２と＃３のモジュ
ールにインタリーブして記憶され、さらに次のアドレス
１２８〜１９１のデータは記憶部２０９□に記憶され、
・・・というように順次記憶される。

次に、ＬＨ３Ａ５０４は、第１バツフア２ｏ１と第２バ
ツフア２０２の２面のバッファで構成されるが、各バッ
ファはさらにＷａｙｌと−ａｙ２の２っのウェイにハー
ドウェア的に分割されている。なお、ここでいうウェイ
は、Ｃ３Ｕ５０１内の上記ウェイとは異なる意味である
。そして、Ｃ３Ｕ５０１内の記憶部２０９Ｉに接続され
る１６バイト幅のバスは、セレクタ２０３によって、選
択的に第１バツフア２０１のＷａｙｌ又は第２バツフア
２０２のＷａｙｌに接続される。一方、Ｃ３Ｕ５０１内
の記憶部２０９２に接続される１６バイト幅のバスは、
セレクタ２０４により、選択的に第１バツフア２０１の
Ｗａｙ２又は第２バツフア２０２の−ａｙ２に接続サレ
ル。更に、ＬＨ３側テハ、ＬＨ３５０５（第５図）に接
続される６４バイト幅のバスはデータ幅変換インタフェ
ース２０８によって内部の１６バイト幅のバスと接続さ
れ、この１６バイト幅のバスは、セレクタ２０７によっ
て第１バツフア２０１に向かう１６バイト幅のバスと第
２バツフア２０２に向かう１６バイト幅のバスに振り分
けられる。そして、第１バツフア２０１に向かう１６バ
イト幅のバスは、セレクタ２０５により、選択的に第１
バツフア２０１のＷａｙｌ又は−ａｙ２に接続される。

同様に、第２バツフア２０２に向かう１６バイト幅のバ
スは、セレクタ２０６により、選択的に第１バツフア２
０１のＷａｙｌ又はＷａｙ２に接続される。

以上説明した第２図の各構成においては、データをＣ３
Ｕ５０１からＬＨ３５０５に向けて、また逆に、ＬＩ（
Ｓ５０５からＣ３Ｕ５０１に向けて双方向に転送できる
ものとする。

第２図の構成において、ＬＨ３Ａ５０４内には、第３図
に示されるようなＣ３Ｕ側アドレス制御部、及び第４に
示されるようなＬ）（Ｓ側アドレス制御部が設けられて
いる。

第３図のＣ３Ｕ側アドレス制御部においては、Ｃ３Ｕ側
クロック発生部３０２から発生されるＣ３Ｕ５０１のデ
ータ転送のスルーブツトに同期したクロックに従って、
９ビツトのＣ３Ｕ側カウンタ３０１が動作する。そして
、Ｃ３Ｕ側カウンタ３０１の第１ビツト〜第８ビツトの
９ビツトの出力データのうち、第０ビツト（ＭＳＢ）は
第２図のセレクタ２０３及び２０４に接続され、これが
「０」の場合は各セレクタにおいて第１バツフア２０１
に接続されるバスが選択され、「１」の場合は各セレク
タにおいて第２バツフア２０２に接続されるバスが選択
される。そして、Ｃ３Ｕ側カウンタ３０１の出力データ
の第１ビツト〜第８ビツトの下位８ビツトは、Ｃ３Ｕ側
アドレス３０３として、第１バツフア２０１及び第２バ
ツフア２０２の全ウェイに共通に与えられ、Ｃ３Ｕ側に
接続される各１６ビツト幅のバスを介して入出力される
データに対応して、０〜２５６のアドレス指定がなされ
る。なお、Ｃ３Ｕ５０１からＬＨ３Ａ５０４に対してデ
ータの書き込みを行わせるが、ＬＨ３Ａ５０４からＣ３
Ｕ５０　Ｉに対してデータの読み出しを行わせるかは、
特には図示しない書き込みイネーブル信号及び読み出し
イネーブル信号によって指定されるものとする。

第４図のＬＨ３側アドアドレス制御部いては、ＬＨ３側
クロりク発生部４０２から発生されるＬＨ３５０５のデ
ータ転送のスルーブツトに同期したクロックに従って、
１０ビツトのＬＨ３側カウンタ４０１が動作する。そし
て、ＬＨ３側カウンタ４０１の第０ビツト〜第９ビツト
の１０ビツトの出力データのうち、第０ビツト（ＭＳＢ
）は第２図のセレクタ２０７に接続され、これが「１」
の場合には第１バツフア２０１側のバスが選択され、「
０」の場合は第２バツフア２０２側のバスが選択される
。また、ＬＨ３側カウンタ４０１の出力データのうち、
第４ビツトは第２図のセレクタ２０５及び２０６に接続
され、この値が「ｏ」の場合は第１パンフア２０１及び
第２バツフア２０２の各Ｗａｙｌが選択され、「１」の
場合は各Ｗａｙ２が選択される。そして、ＬＨ３側カウ
ンタ４０１の出力データのうち第１〜第３ビツト及び第
５〜第９ビツトは、ＬＳＵ側アドアドレス４０て、第１
バツフア２０１及び第２バツフア２０２の全ウェイに共
通に与えられ、ＬＨ３側に接続される各１６ビツト幅の
バスを介して入出力されるデータに対応して、アドレス
指定がなされる。

ここで、Ｃ３Ｕ５０１内の記憶部２０９Ｉ及び２０９□
は、ＬＨ３Ａ５０４との間で、それぞれ１６バイト／１
２ｎｓ（ナノ秒）でデータ転送を行うことができるとす
る。また、ＬＨ３５０５はＬＨ３Ａ５０４との間で、６
４バイト／　２４　ｎ　ｓでデータ転送を行うことがで
きるが、ＬＨ３Ａ５０４内のデータ幅変換インタフェー
ス２０８において１６バイト／　６　ｎ　ｓのクロック
サイクルに変換されるものとする。すなわち、ＬＨ３５
０５のデータ転送時のスループットはＣ３Ｕ５０１の２
倍の能力を有する。

上述の構成の実施例の動作について以下に説明する。

今、Ｃ３Ｕ５０１からＬＨ３５０５にデータ転送を行う
場合について説明する。

まず、第３図のＣ５Ｕ側カウンタ３０１は、Ｏからカウ
ントアツプを開始するため、その第８ビツト出力は「０
」である。これにより、前述したように、セレクタ２０
３及び２０４は第１バツフア２０１側のバスを選択する
。従って、Ｃ３Ｕ側カウンタ３０１のカウントアツプ動
作に従って、ＣＳＵ側アドアドレス３０３１バツフア２
０１に入力することにより、記憶部２０９、及び２０９
２からの各１６バイトＸ２＝３２バイトずつのデータが
、セレクタ２０３及び２０４を介して、例えば第２図の
如く、第１バツフア２０１のｌ４Ｉａｙｌ及びＷａｙ２
にＣ３Ｕ５０１内の絶対アドレス「０．１．６４．６５
Ｊ　　ｒ２．３．６６．６７」で示されるように記憶さ
れてゆく。この場合、記憶部２０９１から読み出される
Ｃ３Ｕ５０１内の絶対アドレスθ〜６３で示される１６
バイト×３２組のデータは、第１バツフア２０１のＷａ
ｙｌの始めの３２アドレスに記憶され、これと同時に、
記憶部２０９２から読み出されるＣ３Ｕ５０１内の絶対
アドレス６４〜１２７で示される１６バイト×３２組の
データは、第１八ツフｙ２０１の１４１ａｙ２の始めの
３２アドレスに記憶される。そして、記憶部２０９゜か
ら読み出されるＣ３Ｕ５０１内の絶対アドレス１２８以
降で示されるデータは、第１バツフア２０１のＷａｙｌ
のアドレス３３以降に記憶されてゆく。

すなわち、Ｃ３Ｕ５０１における記憶部２０９゜又は２
０９□内のインタリーブの３２ウエイ毎にデータが区切
られて記憶される。上記第１バツフア２０１の各ウェイ
における書き込みアドレスのカウントアツプは、第３図
のＣ３Ｕ側カウンタ３０ｆから出力される８ビツトのＣ
３Ｕ側アドレス３０３によって行われる。従って、各ウ
ェイでの書き込みアドレスの指定はアドレス０〜２５５
まで行われ、各ウェイには、１６バイトのデータが２５
６組分（インタリーブの３２ウエイのデータが８組分）
格納されることになる。

上述のＣ３Ｕ５０１から第１バツフア２０１へ１６Ｂ　
Ｘ２５６　Ｘ　２のデータを書き込み終わると、第３図
のＣ３Ｕ側カウンタのビット０が１となり、次にはセレ
クタ２０３，２０４が切り換わり、Ｃ３Ｕ５０１から第
２バツフア２０２ヘデータを書くようになる。このとき
、ＬＨ３側アドレス制御部が起動され、ＬＨ３Ｈ３側カ
ウンタ４０１から順次カウントアツプして第１バツフア
２０１ヘアドレスを発生して、第１バツフア２０１から
ＬＨ５５０５ヘデータが送られる。始めは、ＬＨ３Ｈ３
側カウンタ４０１４ビツトの出力も「０」であるため、
前述した如く、第２図のセレクタ２０６は、第２バツフ
ア２０２のＷａｙｌを選択する。この状態で、ＬＨ３Ｈ
３側カウンタ４０１次カウントアツプされると、ＬＳＵ
側アドアドレス４０２バツフア２０２の−ａｙｌに入力
することにより、Ｃ３Ｕ５０１内の絶対アドレスｒｏ”
　　１”、ｌ’２′３′」　・・・で示される１６バイ
トずつのデータが順次セレクタ２０６を介してセレクタ
２０７からデータ幅変換インタフェース２０８に出力さ
れ、同インタフェースからＬＨ３５０５に６４ハイド単
位で転送される。

そして、ＬＨ３側アドアドレス４０ちの下位５ビツト（
ＬＨ３Ｈ３側カウンタ４０１５〜第９ビツト出力）のフ
ルピント分がカウントアツプされ、Ｃ３Ｕ５０１内の絶
対アドレスｒ６２’　　６３’。

で示されるデータまで第２バツフア２０２のＷａｙｌの
始めの３２アドレス分が読み出されると、ＬＨ８側カウ
ンタ４０１の第４ビツトの出力が「０」から「１」に変
化する。これにより、第２図のセレクタ２０６が切り替
わって、第２バツフア２０２のＷａｙ２を選択する。こ
の場合、ＬＨ３側アドアドレス４０いて、下位５ビツト
はＯクリアされ、上位３ビツト（ＬＨ３Ｈ３側カウンタ
４０１１〜第３ビツト出力）は変化しない。このため、
この状態から、ＬＨ３Ｈ３側カウンタ４０１次カウント
アツプされると、上記ＬＨ３側アドレス４０が第２バツ
フア２０２のＷａｙ２に入力することによって、Ｗａｙ
２の先頭の読み出しアドレスから順に、Ｃ３Ｕ５０１内
の絶対アドレス７６４　′６５　’Ｊ’６６’　　６７
’Ｊ　　・・・で示される１６バイトずつのデータが順
次セレクタ２０６を介してセレクタ２０７からデータ幅
変換インタフェース２０８に出力され、同インタフェー
スからＬＨ３５０５に６４バイト単位で転送される。

そして、ＬＨ３側アドアドレス４０ちの下位５ビツトの
フルビット分が再びカウントアツプされ、Ｃ３Ｕ５０１
内の絶対アドレスｒ１２６’　　１２７′」で示される
データまで、第２バツフア２０２のＷａｙ２の始めの３
２アドレス分が読み出されると、ＬＨ３Ｈ３側カウンタ
４０１５ビツトの出力が「１」から「０、」に変化する
。これにより、第２図のセレクタ２０６が再び切り替わ
って、第２バツフア２０２のＷａｙｌを選択する。この
場合、ＬＳＵ側アドアドレス４０いて、下位４ビツトは
０クリアされ、上位３ビツト（ＬＨ３Ｈ３側カウンタ４
０１６〜第８ビツト出力）のうちの最下位ビット（ＬＨ
３Ｈ３側カウンタ４０１６ビツト出力）が「１」に変化
する。従って、この状態から、ＬＨ３Ｈ３側カウンタ４
０１次カウントアツプされると、Ｗａｙｌの３３番目の
アドレスから順に、Ｃ３Ｕ５０１内の絶対アドレスｒ１
２８’　　１２９’Ｊ・・・で示される１６バイトずつ
のデータが順次セレクタ２０６を介してセレクタ２０７
からデータ幅変換インタフェース２０８に出力され、同
インタフェースからＬＨ３５０５に６４バイト単位で転
送される。

以上の動作が繰り返され、第３図のＣ３Ｕ側カウンタ３
０１が２５６カウントし、その第８ビツト出力が「０」
からｒｌ、に変化すると、セレクタ２０３及び２０４が
切り替わり、第２バツフア２０２のバスを選択する。こ
れにより、記憶部２０９Ｉ及び２０９２からＬＨ３Ａ５
０４への書き込み動作は、第１バツフア２０１への書き
込みから第２バツフア２０２への書き込みに変化する。

ここで、Ｃ３Ｕ側カウンタが動作し、第１バツフアにＣ
３Ｕからのデータを書き込む条件は、第１バツフアの中
にＣ３Ｕ側から書かれかつＬＨ３側に読まれていないデ
ータが残っていないことである。Ｃ３Ｕ側カウンタが動
作して第２バツフアにデータを書き込む条件は、第２ハ
・ソファの中にＣ３Ｕから書かれてＬ）（Ｓ側に読まれ
てないデータがないことである。また、ＬＨ３側のカウ
ンタ制御で第１バツフアからデータを読み、ＬＩ（Ｓに
データを送る条件は、第１バツフアがＣ３Ｕ側のデータ
を書き込まれていることで、第２バツフアからデータを
読む条件は第２バツフアにＣ３Ｕ側のデータが書き込ま
れていることである。

以上の動作が繰り返されることにより、ＬＨ３Ａ５０４
内の２組のバッファ２０１及び２０２が交互に切り替え
られながら、データ転送が実行される。なお、ＬＨ３５
０５からＣ３Ｕ５０１にデータ転送を行う場合は、デー
タの流れが上述の場合と逆になるだけで、基本的な動作
は同じである。

上述の実施例においては、Ｃ３Ｕ５０１内の各記憶部２
０９１又は２０９２は２組ずつのモジュールで構成され
ているが、これに限られるものではない。インクリーブ
される単位によって２モジユ一ル以上でもよく、また、
１モジユールでもよい。要するにＣ３Ｕ５０１から同時
出力可能なバスの本数が何本であるかが問題となる。そ
して、上記実施例では、Ｃ３Ｕ５０１における記憶部２
０９は２組でそれに対応するハスの本数も２本であるが
、これに限られるものではなく、Ｃ３ＬＩ５０１が、２
組以上の記憶部２０９に分割され、それに対応する本数
のハスを出力できる構成としてもよい。この場合の組の
数は、ＬＨＳ　５０５すなわちアクセス源のスループッ
トと、Ｃ３Ｕ５０１すなわち記憶装置側のスループット
との能力比で決定される。すなわち、例えばアクセス源
におけるデータ転送能力が記憶装置側のデータ転送能力
のｍ倍であれば、記憶部２０９の個数はｍ組、バスの本
数はｍ本となる。このように、本発明では、アクセス源
に接続されるバッファ記憶（ＬＨ３Ａ５０４）に対して
同時に入出力できるハスの本数を増やすことにより、ア
クセス源側のスループットと記憶装置側のスルーブツト
を合わせることが可能となる。そして、この場合は、第
２図のＬＨ３Ａ５０４内の第１バツフア２０１及び第２
バツフア２０２のウェイ数は、上記バスの本数に対応す
るウェイ数となる。すなわち、Ｃ３ｌＪ５０１内の記憶
部２０９がｍ組でバスの本数がｍ本なら、第１バツフア
２０１及び第２バツフア２０２のウェイ数もｍウェイと
なる。

〔発明の効果〕

本発明によれば、アクセス源側のスルーブツトと記憶装
置側のスループットを合わせることができ、アクセス源
側の使用効率を高めることが可能となる。

また、本発明では、各記憶手段のそれぞれの内部で、ｎ
ウェイのインタリーブをすることも可能となり、データ
処理の自由度を高めることが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図は、本発明の実施例の構成図、第３図は、Ｃ３Ｕ側アドレス制御部の構成図、第４図は
、ＬＨ３側アドレス制御部の構成図、第５図は、拡張記
憶装置とＬＨＳを適用したコンピュータシステムの全体
構成図、第６図は、従来例の構成図である。１０１・・・・記憶装置、１０２・・・アクセス源、１０３１〜１０３．・・・記憶手段、１０４１　、１０４２　　・・・バッファ手段、１０５
・・・記憶装置側データ転送制御手段、１０６・・・ア
クセス源側データ転送制御手段。

Claims

【特許請求の範囲】１）記憶装置（１０１）とアクセス源（１０２）との間
でデータ転送を行うデータ転送制御方式において、前記
記憶装置（１０１）を各々が独立した入出力バスを有す
るｍ（ｍは２以上の任意の整数）個の記憶手段（１０３
＿１〜１０３＿ｍ）に分割して構成し、前記記憶装置（
１０１）におけるアドレス割り付けを、連続するｎ（ｎ
は２以上の任意の整数）アドレスずつが前記各記憶手段
（１０３＿１〜１０３＿ｍ）間で順次循環して割り付け
られるように行い、各ウェイが独立した入出力バスを有するｍウェイから構
成されるバッファ手段を２面（１０４＿１、１０４＿２
）と、前記ｍ個の各記憶手段（１０３＿１〜１０３＿ｍ）と前
記一方のバッファ手段（１０４＿１又は１０４＿２）の
ｍ個の各ウェイとの間で、それぞれｎアドレス分ずつの
データを並列に転送し、ｎアドレス×ｍ個分の並列デー
タ転送が終了したらもう一方のバッファ手段（１０４＿
２又は１０４＿１）に切り替えて同様の動作を行うとい
う動作を繰り返す記憶装置側データ転送制御手段（１０
５）と、前記各記憶手段（１０３＿１〜１０３＿ｍ）との間でデ
ータ転送を行っている前記一方のバッファ手段とは別の
他方のバッファ手段（１０４＿２又は１０４＿１）のｍ
個の各ウェイを順次切り替えながら、該各ウェイと前記
アクセス源（１０２）との間でそれぞれｎアドレス分ず
つのデータを順次直列に転送し、ｎアドレス×ｍウェイ
分の直列データ転送が終了したらもう一方のバッファ手
段（１０４＿１又は１０４＿２）に切り替えて同様の動
作を行うという動作を繰り返すアクセス源側データ転送
制御手段（１０６）と、を有することを特徴とするデータ転送制御方式。２）前記各記憶手段に記憶されるデータのアドレスは、
ｎウェイでインタリーブされていることを特徴とする請
求項１記載のデータ転送制御方式。３）アクセス源側データ転送制御手段によるデータ転送
の速度は、前記記憶装置側データ転送制御手段によるデ
ータ転送の速度のｍ倍の速度で行われることを特徴とす
る請求項１又は２記載のデータ転送制御方式。