JPH04105589A - 交流電圧制御装置 - Google Patents
交流電圧制御装置Info
- Publication number
- JPH04105589A JPH04105589A JP2221382A JP22138290A JPH04105589A JP H04105589 A JPH04105589 A JP H04105589A JP 2221382 A JP2221382 A JP 2221382A JP 22138290 A JP22138290 A JP 22138290A JP H04105589 A JPH04105589 A JP H04105589A
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- Japan
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- switching element
- capacitor
- load
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、交流電源周波数より十分に高い周波数で正・
負方向にスイッチングを行う交流電圧制御装置に関する
ものである。
負方向にスイッチングを行う交流電圧制御装置に関する
ものである。
（発明の背景）
交流電圧を無段階に制御するものとして単相摺動変圧器
（スライダック）、可飽和リアクトル、誘導電圧調整器
等が公知であるが、これらは全て大重量かつ大型で、コ
ストも高いという問題がある。トライアックなどを用い
て位相制御を行う位相制御方式も低度で信頼性が高いた
め広く用いられているが、この方式は電流波形の歪が大
きいため高調波成分を多く含み、通常この高調波が可聴
帯域に発生するためモータなどの負荷の振動・騒音問題
を招くという不都合があった。
（スライダック）、可飽和リアクトル、誘導電圧調整器
等が公知であるが、これらは全て大重量かつ大型で、コ
ストも高いという問題がある。トライアックなどを用い
て位相制御を行う位相制御方式も低度で信頼性が高いた
め広く用いられているが、この方式は電流波形の歪が大
きいため高調波成分を多く含み、通常この高調波が可聴
帯域に発生するためモータなどの負荷の振動・騒音問題
を招くという不都合があった。
そこで交流電源より十分に高い周波数で正・負方向にス
イッチングを行い、このスイッチングのオン・オフの時
間比すなわち通流率（デユーティ比）を変えることによ
って電圧を制御する方式が提案されている〔実公昭５６
−４９２７７号、特公昭５６−３３７２４号等）。
イッチングを行い、このスイッチングのオン・オフの時
間比すなわち通流率（デユーティ比）を変えることによ
って電圧を制御する方式が提案されている〔実公昭５６
−４９２７７号、特公昭５６−３３７２４号等）。
第３図はこの方式の回路例を示し、この図で符号１０は
交流電源、１２は負荷である。電源１０は例えば５０．
６０Ｈｚの商用電源である。負荷１２は例えば単相誘導
電動機である。１４はこれらに直列接続された主スイッ
チング回路であり、ダイオードブリッジを形成する４個
のダイオードＤ、〜Ｄ４と、このブリッジの正負端子間
に接続された主スイッチング素子である高速スイッチン
グトランジスタＴＲｏとを有する。１６は負荷１２に並
列接続されたフライホイール用スイッチング回路であり
、ダイオードブリッジを形成する４個のダイオードＤ、
〜Ｄ８と、このブリッジの正負端子間に接続された高速
スイッチングトランジスタＴＲ，とを有する。トランジ
スタＴＲ，とＴＲ，とは電源１０より十分に高い周波数
、例えば２０ＫＨｚ以上で交互にオン・オフされる。
交流電源、１２は負荷である。電源１０は例えば５０．
６０Ｈｚの商用電源である。負荷１２は例えば単相誘導
電動機である。１４はこれらに直列接続された主スイッ
チング回路であり、ダイオードブリッジを形成する４個
のダイオードＤ、〜Ｄ４と、このブリッジの正負端子間
に接続された主スイッチング素子である高速スイッチン
グトランジスタＴＲｏとを有する。１６は負荷１２に並
列接続されたフライホイール用スイッチング回路であり
、ダイオードブリッジを形成する４個のダイオードＤ、
〜Ｄ８と、このブリッジの正負端子間に接続された高速
スイッチングトランジスタＴＲ，とを有する。トランジ
スタＴＲ，とＴＲ，とは電源１０より十分に高い周波数
、例えば２０ＫＨｚ以上で交互にオン・オフされる。
従ってこれらトランジスタＴＲｍ５ＴＲｔの時間比を変
えることにより負荷電流を連続的に変化させることがで
きる。
えることにより負荷電流を連続的に変化させることがで
きる。
しかしこの第３図のものにおいては、ダイオードブリッ
ジからなるフライホイール用スイッチング回路１６が必
要で、部品点数が多（、コストの増加を招くという問題
がある。
ジからなるフライホイール用スイッチング回路１６が必
要で、部品点数が多（、コストの増加を招くという問題
がある。
そこでこのスイッチング回路１６に代えて負荷１２にコ
ンデンサＣ３を並列接続することが考えられている。
ンデンサＣ３を並列接続することが考えられている。
第４図はこの回路例を示すものであり、このコンダンサ
Ｃ１に代えてまたはこれと共に、主スイッチングトラン
ジスタＴＲユに公知のスナバ回路２０を接続してもよい
。このスナバ回路２０はコンデンサＣ２と、抵抗ｒの直
列回路からなり、これをトランジスタＴＲ，に並列接続
したものである。
Ｃ１に代えてまたはこれと共に、主スイッチングトラン
ジスタＴＲユに公知のスナバ回路２０を接続してもよい
。このスナバ回路２０はコンデンサＣ２と、抵抗ｒの直
列回路からなり、これをトランジスタＴＲ，に並列接続
したものである。
この回路によれば、電源１０の正の半周期内でトランジ
スタＴＲ，のオン時にはコンデンサＣ１は図に示す極性
に充電される。そしてＴＲ，のオフ時にはこのコンデン
サＣＩの電荷が負荷１２を介して放電され、放電が終る
かまたは逆極性に充電されるとトランジスタＴＲ，がオ
ンとなる。このためコンデンサＣ３再び図示の極性に充
電され、以上の動作を繰り返すものである。
スタＴＲ，のオン時にはコンデンサＣ１は図に示す極性
に充電される。そしてＴＲ，のオフ時にはこのコンデン
サＣＩの電荷が負荷１２を介して放電され、放電が終る
かまたは逆極性に充電されるとトランジスタＴＲ，がオ
ンとなる。このためコンデンサＣ３再び図示の極性に充
電され、以上の動作を繰り返すものである。
しかしこの方式では、トランジスタＴＲ，のオン時に負
荷１２だけでなくコンデンサＣ１の充電電流も流れるこ
とになる。特にコンデンサＣ３の突入電流が大きくなる
ためトランジスタＴＲ，を大容量のものにする必要が生
じ、また損失が大きくなるという問題が生じる。
荷１２だけでなくコンデンサＣ１の充電電流も流れるこ
とになる。特にコンデンサＣ３の突入電流が大きくなる
ためトランジスタＴＲ，を大容量のものにする必要が生
じ、また損失が大きくなるという問題が生じる。
またコンデンサＣ８に代え、スナバ回路２０を設ける場
合には、負荷１２のインダクタンスによるサージ電圧を
吸収するために大容量のコンデンサＣ２を用いる必要が
生じる。このコンデンサＣ２の電荷は抵抗ｒにより熱と
して吸収されるため、コンデンサＣ２の大容量化は抵抗
ｒにおける損失増加を招（ことになる。
合には、負荷１２のインダクタンスによるサージ電圧を
吸収するために大容量のコンデンサＣ２を用いる必要が
生じる。このコンデンサＣ２の電荷は抵抗ｒにより熱と
して吸収されるため、コンデンサＣ２の大容量化は抵抗
ｒにおける損失増加を招（ことになる。
（発明の目的）
本発明はこのような事情に鑑みなされたものであり、部
品点数の増加が少なく、損失が少ない交流電圧制御装置
を提供することを目的とする。
品点数の増加が少なく、損失が少ない交流電圧制御装置
を提供することを目的とする。
（発明の構成）
本発明によればこの目的は、交流電源と負荷との間に直
列接続され、前記交流電源周波数よりも高い周波数で正
・負両方向のスイッチングを行う主スイッチング回路を
備える交流電圧制御装置において、前記主スイッチング
回路のオフ時に前記負荷を流れるフライホイール電流を
吸収するコンデンサを備える一方、前記主スイッチング
回路の主スイッチング素子に電流負帰還をかけて定電流
特性としたことを特徴とする交流電圧制御装置、により
達成される。
列接続され、前記交流電源周波数よりも高い周波数で正
・負両方向のスイッチングを行う主スイッチング回路を
備える交流電圧制御装置において、前記主スイッチング
回路のオフ時に前記負荷を流れるフライホイール電流を
吸収するコンデンサを備える一方、前記主スイッチング
回路の主スイッチング素子に電流負帰還をかけて定電流
特性としたことを特徴とする交流電圧制御装置、により
達成される。
ここに前記主スイッチング素子はＭＯＳ−ＦＥＴやバイ
ポーラトランジスタで構成し、これらのソースあるいは
エミッタに抵抗を直列に接続し、ＦＥＴのゲートあるい
はトランジスタのベースと、この抵抗の反ソース側ある
いは反エミッタ側との間にスイッチング信号を印加する
ように構成することができる。
ポーラトランジスタで構成し、これらのソースあるいは
エミッタに抵抗を直列に接続し、ＦＥＴのゲートあるい
はトランジスタのベースと、この抵抗の反ソース側ある
いは反エミッタ側との間にスイッチング信号を印加する
ように構成することができる。
コンデンサは主スイッチング素子に設けたスナバ回路で
形成でき、また負荷に並列接続したコンデンサであって
もよい。
形成でき、また負荷に並列接続したコンデンサであって
もよい。
（実施例）
第１図は本発明の一実施例の回路図である。
この実施例では、前記第４図に示したのもとほぼ同様な
ダイオードブリッジからなる主スイッチング回路１４Ｂ
を備え、このブリッジの正負端子間にＭＯＳ−ＦＥＴか
らなる主スイッチング素子ＴＲ，と抵抗ｒ１とが直列に
接続されている。すなわち主スイッチング素子ＴＲ，の
ソースに抵抗ｒ１が接続されている。３０はゲート制御
回路であり、主スイッチング回路１４Ｂを所定のデユー
ティ比でオン・オフさせるためのスイッチング信号Ｇを
主スイッチング素子Ｔ Ｒ＋のゲートに送る。ここにこ
のスイッチング信号Ｇは、ＦＥＴのソースとゲートとの
間に印加されるのではな（、ゲートと抵抗ｒ１の反ソー
ス側との間に印加されると共に、ＦＥＴは飽和領域（ピ
ンチオフ領域）で動作される。この飽和領域ではトレイ
ン電流１、はゲート・ソース電圧■。３に依存して変化
することになる。この時、スイッチング信号Ｇの電圧を
■。とすれば、 Ｖａｓ＋ｒ ＋ Ｉ ｏ ＝Ｖ。
ダイオードブリッジからなる主スイッチング回路１４Ｂ
を備え、このブリッジの正負端子間にＭＯＳ−ＦＥＴか
らなる主スイッチング素子ＴＲ，と抵抗ｒ１とが直列に
接続されている。すなわち主スイッチング素子ＴＲ，の
ソースに抵抗ｒ１が接続されている。３０はゲート制御
回路であり、主スイッチング回路１４Ｂを所定のデユー
ティ比でオン・オフさせるためのスイッチング信号Ｇを
主スイッチング素子Ｔ Ｒ＋のゲートに送る。ここにこ
のスイッチング信号Ｇは、ＦＥＴのソースとゲートとの
間に印加されるのではな（、ゲートと抵抗ｒ１の反ソー
ス側との間に印加されると共に、ＦＥＴは飽和領域（ピ
ンチオフ領域）で動作される。この飽和領域ではトレイ
ン電流１、はゲート・ソース電圧■。３に依存して変化
することになる。この時、スイッチング信号Ｇの電圧を
■。とすれば、 Ｖａｓ＋ｒ ＋ Ｉ ｏ ＝Ｖ。
となる。すなわちＦＥＴにはドレイン電流■。に比例し
た電流負帰還がかけられることになり、ＦＥＴはほぼ定
電流特性を持つことになる。
た電流負帰還がかけられることになり、ＦＥＴはほぼ定
電流特性を持つことになる。
従ってこの実施例において電源１０の正の半周期内で、
主スイッチング素子ＴＲ，がオンの時に負荷電流はダイ
オードＤ１、主スイッチング素子ＴＲ，、抵抗ｒ ｌ
、ダイオードＤ２を経て負荷１２に流れ、この時コンデ
ンサＣ１を図に示す極性に充電する。主スイッチング素
子ＴＲ，がオフとなると負荷１２を介してコンデンサＣ
１が放電される。
主スイッチング素子ＴＲ，がオンの時に負荷電流はダイ
オードＤ１、主スイッチング素子ＴＲ，、抵抗ｒ ｌ
、ダイオードＤ２を経て負荷１２に流れ、この時コンデ
ンサＣ１を図に示す極性に充電する。主スイッチング素
子ＴＲ，がオフとなると負荷１２を介してコンデンサＣ
１が放電される。
ここにゲート制御回路３０のスイッチング信号Ｇの電圧
Ｖ０は、ゲートと、抵抗ｒ１の反ソース側との間に印加
されるから、主スイッチング素子ＴＲ，のオン時におけ
る突入電流に対しては抵抗ｒ、における電圧降下（ｒＩ
−Ｉｏ）が非常に大きくなり、ＦＥＴのゲート・ソー
ス間電圧■。３が小さくなる。このためＦＥＴによりド
レイン電流工。の立ち上がりが制限される。従って、コ
ンデンサＣ１の突入電流が制限されることになり、主ス
イッチング素子ＴＲ，の容量を小さくできると共に、そ
の損失を大幅に減らすことが可能になる。
Ｖ０は、ゲートと、抵抗ｒ１の反ソース側との間に印加
されるから、主スイッチング素子ＴＲ，のオン時におけ
る突入電流に対しては抵抗ｒ、における電圧降下（ｒＩ
−Ｉｏ）が非常に大きくなり、ＦＥＴのゲート・ソー
ス間電圧■。３が小さくなる。このためＦＥＴによりド
レイン電流工。の立ち上がりが制限される。従って、コ
ンデンサＣ１の突入電流が制限されることになり、主ス
イッチング素子ＴＲ，の容量を小さくできると共に、そ
の損失を大幅に減らすことが可能になる。
以上の動作を電源１０の正の周期内で繰り返す。電源１
０の負の周期では負荷電流はダイオードＤ３、Ｄ４に流
れるだけでその動作は同じであるから、その説明は繰り
返さない。
０の負の周期では負荷電流はダイオードＤ３、Ｄ４に流
れるだけでその動作は同じであるから、その説明は繰り
返さない。
第２図は他の実施例の回路図である。この実施例は主ス
イッチング回路１４Ｃを第４図の実施例と同様にダイオ
ードＤ１〜Ｄ４からなるダイオドブリッジと、このブリ
ッジの正負端子間に接続されたバイポーラトランジスタ
からなる主スイッチング素子Ｔ Ｒ２と、このＴＲ，に
直列接続された抵抗ｒ２とを備える。この実施例では前
記第１図のものにおける主スイッチング素子ＴＲ，をＦ
ＥＴからバイポーラトランジスタに変更しただけで、他
は同じである。すなわち抵抗ｒ２はトランジスタのエミ
ッタに接続されベース制御回路３０Ａはベースとこの抵
抗ｒ２の反エミッタ側との間にスイッチング信号Ｂの電
圧■。を印加する。
イッチング回路１４Ｃを第４図の実施例と同様にダイオ
ードＤ１〜Ｄ４からなるダイオドブリッジと、このブリ
ッジの正負端子間に接続されたバイポーラトランジスタ
からなる主スイッチング素子Ｔ Ｒ２と、このＴＲ，に
直列接続された抵抗ｒ２とを備える。この実施例では前
記第１図のものにおける主スイッチング素子ＴＲ，をＦ
ＥＴからバイポーラトランジスタに変更しただけで、他
は同じである。すなわち抵抗ｒ２はトランジスタのエミ
ッタに接続されベース制御回路３０Ａはベースとこの抵
抗ｒ２の反エミッタ側との間にスイッチング信号Ｂの電
圧■。を印加する。
この実施例によれば、前記第１図のものと同様な動作を
行うから、その説明は繰り返さない。
行うから、その説明は繰り返さない。
以上の各実施例では、主スイッチング回路１４Ｂ、１４
Ｃのオフ時に負荷１２に流れるフライホイール電流を吸
収するコンデンサＣ１を負荷１２に並列に接続している
が、本発明はこれに代えであるいはこれと共に主スイッ
チング素子ＴＲ，、ＴＲ，に第４図に示すようなスナバ
回路２０を設けてもよい。この場合には、主スイッチン
グ素子ＴＲ，、ＴＲ，のオン時の突入電流がこれら主ス
イッチング素子ＴＲ，、ＴＲ２により制限されるから、
スナバ回路２０のコンデンサＣ２を小容量にでき、この
スナバ回路２０の抵抗ｒにおける損失を十分小さくする
ことができる。
Ｃのオフ時に負荷１２に流れるフライホイール電流を吸
収するコンデンサＣ１を負荷１２に並列に接続している
が、本発明はこれに代えであるいはこれと共に主スイッ
チング素子ＴＲ，、ＴＲ，に第４図に示すようなスナバ
回路２０を設けてもよい。この場合には、主スイッチン
グ素子ＴＲ，、ＴＲ，のオン時の突入電流がこれら主ス
イッチング素子ＴＲ，、ＴＲ２により制限されるから、
スナバ回路２０のコンデンサＣ２を小容量にでき、この
スナバ回路２０の抵抗ｒにおける損失を十分小さくする
ことができる。
（発明の効果）
本発明は以上のように、主スイッチング回路の主スイッ
チング素子に電流負帰還をかけて定電流特性としたもの
であるから、主スイッチング素子のオン時における突入
電流を制限することができる。このため主スイッチング
回路の主スイッチング素子を小容量のものにでき、損失
を減らすことができる。また主スイッチング回路のスイ
ッチング素子にスナバ回路を設ける場合には、スナバ回
路のコンデンサを小容量にでき、スナバ回路における抵
抗損失が少なくなる。
チング素子に電流負帰還をかけて定電流特性としたもの
であるから、主スイッチング素子のオン時における突入
電流を制限することができる。このため主スイッチング
回路の主スイッチング素子を小容量のものにでき、損失
を減らすことができる。また主スイッチング回路のスイ
ッチング素子にスナバ回路を設ける場合には、スナバ回
路のコンデンサを小容量にでき、スナバ回路における抵
抗損失が少なくなる。
第１図は本発明の一実施例の回路図、第２図は他の実施
例の回路図、第３図と第４図は従来装置の回路図である
。 １０・・・交流電源、 １２・・・負荷、 １４〜１４Ｃ・・・主スイッチング回路、２０・・・ス
ナバ回路、 ｒ＋、ｒｚ・・・抵抗、 ＴＲ，、ＴＲ２、 ・・・主スイッチング素子、 Ｃ，、Ｃ２・・・コンデンサ、 Ｄ、〜Ｄ４・・・ダイオード。 特許出願人 株式会社 芝浦製作所
例の回路図、第３図と第４図は従来装置の回路図である
。 １０・・・交流電源、 １２・・・負荷、 １４〜１４Ｃ・・・主スイッチング回路、２０・・・ス
ナバ回路、 ｒ＋、ｒｚ・・・抵抗、 ＴＲ，、ＴＲ２、 ・・・主スイッチング素子、 Ｃ，、Ｃ２・・・コンデンサ、 Ｄ、〜Ｄ４・・・ダイオード。 特許出願人 株式会社 芝浦製作所
Claims (5)
- （１）交流電源と負荷との間に直列接続され、前記交流
電源周波数よりも高い周波数で正・負両方向のスイッチ
ングを行う主スイッチング回路を備える交流電圧制御装
置において、 前記主スイッチング回路のオフ時に前記負荷を流れるフ
ライホィール電流を吸収するコンデンサを備える一方、
前記主スイッチング回路の主スイッチング素子に電流負
帰還をかけて定電流特性としたことを特徴とする交流電
圧制御装置。 - （２）前記主スイッチング素子をＭＯＳ−ＦＥＴで形成
し、そのソースに直列抵抗を挿入し、前記ＦＥＴのゲー
トと前記抵抗の反ソース側との間に前記ＦＥＴをスイッ
チングするための信号を印加するようにした請求項（１
）の交流電圧制御装置。 - （３）前記主スイッチング素子をバイポーラトランジス
タで形成し、そのエミッタに直列抵抗を挿入し、前記バ
イポーラトランジスタのベースと前記抵抗の反エミッタ
側との間に前記バイポーラトランジスタをスイッチング
するための信号を印加するようにした請求項（１）の交
流電圧制御装置。 - （４）前記コンデンサは前記主スイッチング素子に接続
されたスナバ回路で形成されている請求項（１）の交流
電圧制御装置。 - （５）前記コンデンサは前記負荷に並列接続されたコン
デンサで形成されている請求項（１）の交流電圧制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221382A JP2958074B2 (ja) | 1990-08-24 | 1990-08-24 | 交流電圧制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221382A JP2958074B2 (ja) | 1990-08-24 | 1990-08-24 | 交流電圧制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105589A true JPH04105589A (ja) | 1992-04-07 |
| JP2958074B2 JP2958074B2 (ja) | 1999-10-06 |
Family
ID=16765906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221382A Expired - Fee Related JP2958074B2 (ja) | 1990-08-24 | 1990-08-24 | 交流電圧制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2958074B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126410U (ja) * | 1974-08-16 | 1976-02-26 | ||
| JPS5597142A (en) * | 1979-01-16 | 1980-07-24 | Nippon Electric Co | Rush current preventing device |
-
1990
- 1990-08-24 JP JP2221382A patent/JP2958074B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126410U (ja) * | 1974-08-16 | 1976-02-26 | ||
| JPS5597142A (en) * | 1979-01-16 | 1980-07-24 | Nippon Electric Co | Rush current preventing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2958074B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |