JPH04105729U - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 発振器の発振周波数の変動等の要因により基
準クロックパルスと発振器より作成した帰還クロックパ
ルスとの間に生じる定常位相誤差の変動をなくす。 【構成】 比例制御型のＰＬＬに加えて、入力基準クロ
ックパルスと電圧制御発振器６の出力から作成した帰還
クロックパルスの位相差を位相比較器９で監視し、この
位相差に応じた誤差電圧を低域フィルタ１０、増幅器１
１にて発生させ、誤差電圧によりＰＬＬ内におけるリミ
ッタ波形、即ちアナログスイッチ３の出力の振幅を誤差
電圧に応じた振幅に変化させる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＰＬＬ回路に関し、特に、定常位相変動の制御に関する。

【０００２】

【従来の技術】

図３に従来のＰＬＬ回路の構成を示す。 従来のＰＬＬ回路は、基準クロックパルス入力端子１と、位相比較器（ＰＣ） ２と、リミッタ増幅器３´と、低域フィルタ４と、増幅器５と、電圧制御発振器 （ＶＣＯ）６と、出力端子７と、Ｎ分周回路８とを有する。

【０００３】 電圧制御発振器６は、基準クロックパルス入力端子１に供給される基準クロッ クパルスの基準クロック周波数ｆ_s のＮ倍を中心周波数として発振する。この電 圧制御発振器６の出力は、Ｎ分周回路８を経て基準クロック周波数ｆ_s とほぼ同 じ帰還周波数ｆ_o で位相比較器２へ帰還している。

【０００４】 基準クロックパルス入力端子１に入力された基準クロックパルス（基準クロッ ク周波数ｆ_s ）は、位相比較器２へ供給される。位相比較器２は、この入力基準 クロックパルスと電圧制御発振器６の出力をＮ分周した帰還周波数ｆ_o の帰還ク ロックパルスとを位相比較する。この位相比較器２の出力はリミッタ増幅器３´ 、低域フィルタ４を経て、位相比較した２つの周波数の差に応じた誤差電圧Ｖｅ を生じる。誤差電圧Ｖｅは、増幅器５を経て電圧制御発振器６を直流的に制御す る。 １

【０００５】 誤差電圧Ｖｅは、電圧制御発振器６の出力周波数Ｎ×ｆ_o を帰還周波数ｆ_o と 基準クロック周波数ｆ_s との差が縮まる方向に、電圧制御発振器６を制御する。 従って、帰還周波数ｆ_o と入力基準クロック周波数ｆ_s とが充分近ければ、帰還 周波数ｆ_o は入力基準クロック周波数ｆ_s にロックして、その周波数及び位相差 はなくなる。即ち、入力基準クロックパルスの周波数ｆ_s のＮ倍の出力周波数を もつ信号が出力端子７に現れる。

【０００６】

【考案が解決しようとする課題】

前述した従来のＰＬＬ回路は、電圧制御発振器６の発振周波数Ｎ×ｆ_o の変動 等の要因により、定常位相誤差の変動を生じる。 この定常位相誤差の変動を小さくする方法として、電圧制御発振器６の発振周 波数精度を良くするか、或いは発振周波数精度の良い電圧制御発振器６が得られ ない場合は、ループゲインを大きくするしか方法がない。 従って、電圧制御発振器６の発振周波数精度が悪ければ悪い程、ループゲイン を大きくする必要がある。ループゲインを大きくすると、系の応答速度がそれに つれて速くなり、ジッタの伝達特性が劣化するなど、常に安定したクロックを得 ることが困難になる。

【０００７】 本考案の目的は、定常位相誤差の変動をなくすことができるＰＬＬ回路を提供 することにある。

【０００８】

【課題を解決するための手段】

本考案のＰＬＬ回路は、第１の位相比較器の出力を制御信号として動作し、２ つの接点に各々（＋）の基準電圧、（−）の基準電圧を入力して、出力から前記 （＋）の基準電圧を“Ｈ”レベル、（−）の基準電圧を“Ｌ”レベルとしたリミ ッタ波形を得るアナログスイッチと、前記第１の位相比較器の他に、もう１つ基 準クロックパルスと電圧制御発振器の出力から作成したクロックパルスの位相差 を監視する第２の位相比較器と、その位相差に応じて誤差電圧を発生させ、この 誤差電圧により前記（＋）の基準電圧を誤差電圧に応じた電圧に変化させる回路 とを有している。

【０００９】

【実施例】

次に、本考案の実施例について図面を参照して説明する。 図１に本考案の一実施例によるＰＬＬ回路を示す。 本実施例のＰＬＬ回路は、リミッタ増幅器３´の代わりにアナログスイッチ３ を有し、さらに位相比較器９、低域フィルタ１０、増幅器１１、基準電圧発生器 （＋側）１２、電圧ホロア１３、基準電圧発生器（−側）１４、及び加算器１５ を有している点を除いて、図３に示されたものと同様の構成を有する。従って、 図３のＰＬＬ回路と同様の機能を有するものには同一の参照符号を付し、それら の説明を省略する。

【００１０】 図２（Ａ）に、位相比較器２→電圧制御発振器６→Ｎ分周回路８→位相比較器 ２で構成されるＰＬＬ（従来のＰＬＬ回路と同等な構成）に定常位相誤差が見ら れない場合の波形例を示す。 この時、位相比較器２をセット・リセット型とすると、入力基準クロックパル スＣ_s と電圧制御発振器６の出力をＮ分周した帰還クロックパルスＣ_o の位相関 係は、図２（Ａ）に示す様になる。 そして、位相比較器２の出力（図２（Ａ）のＰＣ_o ）は、アナログスイッチ３ の制御入力に供給される。アナログスイッチ３を動作させるため、アナログスイ ッチ３におけるスイッチの２つの接点に入力されている基準電圧発生器１４から 発生された基準電圧Ｖ−と、電圧ホロワ１３を介した基準電圧発生器１２から発 生された基準電圧Ｖ＋の繰り返し波形がアナログスイッチ３の出力（図２（Ａ） のＬＩＭＯ）に現れる。低域フィルタ４によってアナログスイッチ３の出力の平 均値Ｖ_o が検出される。この平均値Ｖ_o は増幅器５を介して電圧制御発振器６の 制御入力に供給される。これにより、ＰＬＬはロックされる。 この時、入力基準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した 帰還クロックパルスＣ_o には定常位相誤差が生じていない。このため、位相比較 器９、低域フィルタ１０、増幅器１１を介して誤差電圧Ｖｅが発生しない。従っ て、アナログスイッチ３の入力へは基準電圧発生器１２から発生された基準電圧 Ｖ＋がそのまま供給される。この結果、図２（Ａ）の様な位相で安定する。

【００１１】 図２（Ｂ）に、位相比較器２→電圧制御発振器６→Ｎ分周回路８→位相比較器 ２で構成されるＰＬＬにて、電圧制御発振器６の中心周波数変動等の要因により 、基準クロックパルス入力Ｃ_s と電圧制御発振器６の出力をＮ分周した帰還クロ ックパルスＣ_o の周波数を同じにし、ＰＬＬをロックさせるために、電圧制御発 振器６の制御入力にＶ_o ＋ΔＶの電圧が印加されなければならくなった場合の波 形例を示す。 このとき、アナログスイッチ３の出力ＬＩＭＯの平均値がＶ_o ＋ΔＶとなる様 に、入力基準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した帰還ク ロックパルスＣ_o の位相が、図２（Ｂ）に示される様な、位相関係となり、定常 位相誤差を生じる。 入力基準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した帰還クロ ックパルスＣ_o の位相誤差は、位相比較器９にて検出され、低域フィルタ１０、 増幅器１１を経て入力基準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分 周した帰還クロックパルスＣ_o の位相差に応じた誤差電圧Ｖｅを生じる。この誤 差電圧Ｖｅは加算器１５によって基準電圧発生器１２から発生された基準電圧Ｖ ＋に加えられる。 加算器１５により誤差電圧Ｖｅと基準電圧発生器１２から発生された基準電圧 Ｖ＋とを加えた電圧は、電圧ホロア１３を介してそのままアナログスイッチ３の スイッチ接点の片側に供給される。このため、アナログスイッチ３の出力ＬＩＭ Ｏの振幅は、図２（Ｃ）に示される様に、変化する。

【００１２】 ＰＬＬがロックしている間は、図２（Ｃ）におけるアナログスイッチ３の出力 ＬＩＭＯの波形の平均値Ｖ_o ＋ΔＶが、常に一定になる様に、電圧制御発振器６ の出力をＮ分周した帰還クロックパルスＣ_o の位相が制御される。この結果、図 ２（Ｃ）に示される様に、入力基準クロックパルスＣ_s と電圧制御発振器６の出 力をＮ分周した帰還クロックパルスＣ_o の位相差が縮まる。 結局、位相比較器９にて検出された入力基準クロックパルスＣ_s と電圧制御発 振器６の出力をＮ分周した帰還クロックパルスＣ_o の位相差に応じた誤差電圧Ｖ ｅが、入力基準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した帰還 クロックパルスＣ_o の位相差を縮める方向に働きかける。これにより、入力基準 クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した帰還クロックパルス Ｃ_o は、図２（Ａ）に示される位相関係と同じ状態となる。これにより、入力基 準クロックパルスＣ_s と電圧制御発振器６の出力をＮ分周した帰還クロックパル スＣ_o との間の定常位相誤差をなくすことができる。

【００１３】 但し、位相比較器２→電圧制御発振器６→Ｎ分周回路８→位相比較器２のルー プと、位相比較器９→電圧ホロア１３→電圧制御発振器６→Ｎ分周回路８→位相 比較器９のループとの競合を避ける必要がある。このため、これら２つのループ の応答は、後者のループを十分遅くする様に、低域フィルタ４及び１０を特徴づ ける定数が設定される。

【００１４】

【考案の効果】

以上説明したように本考案は、入力基準クロックパルスと電圧制御発振器の出 力から作成した帰還クロックパルスの位相差を監視し、この位相差に応じた誤差 電圧を発生させ、この誤差電圧によりＰＬＬ内における平均値検出前段のリミッ タ波形の振幅を制御し、ＰＬＬにて生じた定常位相誤差を打ち消す様な働きをす るため、定常位相誤差を小さくするために必要以上にループゲインを大きくする ことなく、定常位相誤差をなくすことができ、常に安定したクロックパルスを得 ることができるという効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例によるＰＬＬ回路のブロック
図である。

【図２】図１のＰＬＬ回路の波形例を示す図である。

【図３】従来のＰＬＬ回路のブロック図である。

【符号の説明】

１ 基準クロックパルス入力端子 ２ 位相比較器（ＰＣ） ３ アナログスイッチ ４ 低域フィルタ ５ 増幅器 ６ 電圧制御発振器（ＶＣＯ） ７ 出力端子 ８ Ｎ分周回路 ９ 位相比較器（ＰＣ） １０ 低域フィルタ １１ 増幅器 １２ 基準電圧発生器（Ｖ＋） １３ 電圧ホロア １４ 基準電圧発生器（Ｖ−） １５ 加算器

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 入力基準クロックパルス（Ｃ_s ）と電圧
   制御発振器（６）から作成された帰還クロックパルス
   （Ｃ_o ）との位相差を監視する手段（９）と、前記位相
   差に応じた誤差電圧（Ｖｅ）を発生する手段（１０，１
   １）と、前記誤差電圧（Ｖｅ）によりＰＬＬ内における
   平均値検出前段のリミッタ波形の振幅を前記誤差電圧
   （Ｖｅ）に応じた振幅に変化させる手段（１３，１５）
   とを有することを特徴とするＰＬＬ回路。
2. 【請求項２】 第１の位相比較器（２）の出力を制御信
   号として動作し、２つの接点に各々（＋）の基準電圧
   （Ｖ＋）、（−）の基準電圧（Ｖ−）を入力して、出力
   から前記（＋）の基準電圧を“Ｈ”レベル、（−）の基
   準電圧を“Ｌ”レベルとしたリミッタ波形を得るアナロ
   グスイッチ（３）と、入力基準クロックパルス（Ｃ_s ）
   と電圧制御発振器（６）の出力から作成された帰還クロ
   ックパルス（Ｃ_o ）の位相差を監視する第２の位相比較
   器（９）と、該位相差に応じて誤差電圧（Ｖｅ）を発生
   させ、該誤差電圧（Ｖｅ）により前記（＋）の基準電圧
   （Ｖ＋）を前記誤差電圧（Ｖｅ）に応じた電圧に変化さ
   せる手段（１０，１１，１３，１５）とを有することを
   特徴とするＰＬＬ回路。
3. 【請求項３】 入力基準クロックパルス（Ｃ_s ）と帰還
   クロックパルス（Ｃ_o ）とを位相比較して位相比較結果
   信号を出力する第１の位相比較器（２）と、該位相比較
   結果信号に応答して、（＋）の基準電圧を“Ｈ”レベ
   ル、（−）の基準電圧を“Ｌ”レベルとしたリミッタ波
   形を得るアナログスイッチ（３）と、前記リミッタ波形
   の平均値を検出して、制御電圧を出力する平均値検出手
   段（４，５）と、前記制御電圧に応答して、出力クロッ
   クパルスを出力する電圧制御発振器（６）と、前記出力
   クロックパルスから前記帰還クロックパルス（Ｃ_o ）を
   作成する手段（８）と、前記入力基準クロックパルス
   （Ｃ_s ）と前記帰還クロックパルス（Ｃ_o ）の位相誤差
   を検出する第２の位相比較器（９）と、該位相誤差に応
   じた誤差電圧（Ｖｅ）を発生する手段（１０，１１）
   と、該誤差電圧（Ｖｅ）により前記（＋）の基準電圧
   （Ｖ＋）を前記誤差電圧（Ｖｅ）に応じた電圧に変化さ
   せる手段（１３，１５）とを有することを特徴とするＰ
   ＬＬ回路。