JPH0410726A - 網の遅延時間測定装置 - Google Patents
網の遅延時間測定装置Info
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- JPH0410726A JPH0410726A JP2112548A JP11254890A JPH0410726A JP H0410726 A JPH0410726 A JP H0410726A JP 2112548 A JP2112548 A JP 2112548A JP 11254890 A JP11254890 A JP 11254890A JP H0410726 A JPH0410726 A JP H0410726A
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- reception
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要〕
パケット交換網等の網の特性を知るために、網を介して
入出力されるデータの遅延時間を測定するようにした紺
の遅延時間測定装置に関し、正確な測定結果を得ること
を目的とし、送信フラグを網に一定周期で送出する送信
フラグ生成手段と、フラグ生成手段から最初の送信フラ
グが送出されたときに動作を開始し、以後、送信フラグ
のそれぞれに対応して網の内部状態に応じた遅延を付加
した受信フラグが順次入力され、連続する２つの受信フ
ラグの受信間隔を測定する受信間隔測定手段と、受信間
両測定手段の測定による受信間隔を累積し、この累積結
果から送信フラグの送出間隔を整数倍した値を減算する
ことにより、送信フラグを送出してから対応する受信フ
ラグが入力されるまでの遅延時間を算出する遅延時間算
出手段とを備えるように構成する。
入出力されるデータの遅延時間を測定するようにした紺
の遅延時間測定装置に関し、正確な測定結果を得ること
を目的とし、送信フラグを網に一定周期で送出する送信
フラグ生成手段と、フラグ生成手段から最初の送信フラ
グが送出されたときに動作を開始し、以後、送信フラグ
のそれぞれに対応して網の内部状態に応じた遅延を付加
した受信フラグが順次入力され、連続する２つの受信フ
ラグの受信間隔を測定する受信間隔測定手段と、受信間
両測定手段の測定による受信間隔を累積し、この累積結
果から送信フラグの送出間隔を整数倍した値を減算する
ことにより、送信フラグを送出してから対応する受信フ
ラグが入力されるまでの遅延時間を算出する遅延時間算
出手段とを備えるように構成する。
本発明は、パケット交換網等の網の特性を知るために、
綱を介して入出力されるデータの遅延時間を測定するよ
うにした網の遅延時間測定装置に関するものである。
綱を介して入出力されるデータの遅延時間を測定するよ
うにした網の遅延時間測定装置に関するものである。
〔従来の技術］
パケット交換網では網の内部状態に応じてパケットデー
タの伝送経路が異なるため、このパケット交換網を介し
て受信されるパケットデータの遅延時間は一定していな
い。そのため、パケットデータの遅延時間を測定して網
の特性を調べ、受信バッファの設定時間を決める必要が
ある。このパケットデータの遅延時間を図るものが遅延
時間測定装置である。
タの伝送経路が異なるため、このパケット交換網を介し
て受信されるパケットデータの遅延時間は一定していな
い。そのため、パケットデータの遅延時間を測定して網
の特性を調べ、受信バッファの設定時間を決める必要が
ある。このパケットデータの遅延時間を図るものが遅延
時間測定装置である。
第６図に従来の遅延時間測定装置の構成を示す。
従来の遅延時間測定装置６１１は、一定周期の送信フラ
グ（パルス）ａを出力するパターンジェネレータ６１３
と、この送信フラグａが出力される毎にリセットされる
カウンタ６１５と、送信フラグａに対してバケット交換
網６２１内で遅延が付加された受信フラグｂが入力され
たときにカウンタ６１５の値（遅延時間）を保持するラ
ッチ６１７と、ラッチ６１７に保持された遅延時間を受
は取って解析を行うパーソナルコンピュータ（以後パソ
コンと称する）６１９とを備えており、パソコン６１９
によって遅延時間の分布等を解析し、解析結果を表示さ
せていた。
グ（パルス）ａを出力するパターンジェネレータ６１３
と、この送信フラグａが出力される毎にリセットされる
カウンタ６１５と、送信フラグａに対してバケット交換
網６２１内で遅延が付加された受信フラグｂが入力され
たときにカウンタ６１５の値（遅延時間）を保持するラ
ッチ６１７と、ラッチ６１７に保持された遅延時間を受
は取って解析を行うパーソナルコンピュータ（以後パソ
コンと称する）６１９とを備えており、パソコン６１９
によって遅延時間の分布等を解析し、解析結果を表示さ
せていた。
ところで、上述した従来方式にあっては、送信フラグａ
が出力されたときにカウンタ６１５をリセットしてこの
送信フラグａの出力から受信フラグｂが返送されてくる
までの時間を計測していたため、受信フラグｂが返送さ
れてくる前に次の送信フラグａが出力されると計測値が
読み出される前にカウンタ６１５がリセットされてしま
い正確な測定結果が得られないという問題点があった。
が出力されたときにカウンタ６１５をリセットしてこの
送信フラグａの出力から受信フラグｂが返送されてくる
までの時間を計測していたため、受信フラグｂが返送さ
れてくる前に次の送信フラグａが出力されると計測値が
読み出される前にカウンタ６１５がリセットされてしま
い正確な測定結果が得られないという問題点があった。
例えば第７図に示すように、送信フラグａと受信フラグ
ｂとが交互に入出力される場合（ＡとＡ′及びＢとＢ“
の場合）には正常な遅延時間ｘｌ。
ｂとが交互に入出力される場合（ＡとＡ′及びＢとＢ“
の場合）には正常な遅延時間ｘｌ。
Ｘ２がカウンタ６１５で計測されるが、受信フラグｂが
返送される前に送信フラグａが出力される場合（Ｃに対
応するＣ゛が返送されてくる前にＤが出力された場合）
には、正常な遅延時間Ｘ３ではなく次の送信フラグａと
１つ前の送信フラグａに対応した受信フラグｂとの時間
間隔であるＸ４が測定結果として得られることになる。
返送される前に送信フラグａが出力される場合（Ｃに対
応するＣ゛が返送されてくる前にＤが出力された場合）
には、正常な遅延時間Ｘ３ではなく次の送信フラグａと
１つ前の送信フラグａに対応した受信フラグｂとの時間
間隔であるＸ４が測定結果として得られることになる。
本発明は、このような点にかんがみて創作されたもので
あり、正確な測定結果を得ることができる網の遅延時間
測定装置を提供することを目的としている。
あり、正確な測定結果を得ることができる網の遅延時間
測定装置を提供することを目的としている。
第１図は、本発明の網の遅延時間測定装置の原理ブロッ
ク図である。
ク図である。
図において、送信フラグ生成手段１２１は、送信フラグ
を網１１１に一定周期で送出する。
を網１１１に一定周期で送出する。
受信間隔測定手段１２３は、フラグ生成手段１２１から
最初の送信フラグが送出されたときに動作を開始し、以
後、送信フラグのそれぞれに対応して編１１１の内部状
態に応じた遅延を付加した受信フラグが順次人力され、
連続する２つの受信フラグの受信間隔を測定する。
最初の送信フラグが送出されたときに動作を開始し、以
後、送信フラグのそれぞれに対応して編１１１の内部状
態に応じた遅延を付加した受信フラグが順次人力され、
連続する２つの受信フラグの受信間隔を測定する。
遅延時間算出手段１２５は、受信間隔測定手段１２３の
測定による受信間隔を累積し、この累積結果から送信フ
ラグの送出間隔を整数倍した値を減算することにより、
送信フラグを送出してから対応する受信フラグが入力さ
れるまでの遅延時間を算出する。
測定による受信間隔を累積し、この累積結果から送信フ
ラグの送出間隔を整数倍した値を減算することにより、
送信フラグを送出してから対応する受信フラグが入力さ
れるまでの遅延時間を算出する。
従って、全体として、受信フラグの受信間隔のみを測定
することにより遅延時間測定を行うように構成されてい
る。
することにより遅延時間測定を行うように構成されてい
る。
送信フラグ生成手段１２１から一定周期で送信フラグが
出力されると、網１１１からはこの送信フラグのそれぞ
れに対応して網１１１自身の内部状態に応じた遅延を付
加した受信フラグが返送されてくる。
出力されると、網１１１からはこの送信フラグのそれぞ
れに対応して網１１１自身の内部状態に応じた遅延を付
加した受信フラグが返送されてくる。
受信間隔測定手段１２３ば、最初の送信フラグ送出時に
動作を開始し、以後受信フラグが順次入力される毎に受
信フラグの受信間隔を測定しており、遅延時間算出手段
１２５は、この受信間隔を累積した結果から送信フラグ
の送出間隔を整数倍した値を減算することで遅延時間を
算出する。
動作を開始し、以後受信フラグが順次入力される毎に受
信フラグの受信間隔を測定しており、遅延時間算出手段
１２５は、この受信間隔を累積した結果から送信フラグ
の送出間隔を整数倍した値を減算することで遅延時間を
算出する。
例えば、送信フラグの送出間隔をＴ、最初の送信フラグ
が送出されてから最初の受信フラグが入力されるまでの
時間をＸｌ、以後順次入力される受信フラグの受信間隔
をＸ２ ＋ Ｘ３ ＋ ・・・とすると、最初の送信
フラグに付加された遅延時間はＸＴＸＯ１以後順に（Ｘ
Ｉ ＋Ｘ２ ） ’ｒｘ１、（ＸＩｘ２＋ｘ３）−Ｔ
Ｘ２．・・・とじて算出される。
が送出されてから最初の受信フラグが入力されるまでの
時間をＸｌ、以後順次入力される受信フラグの受信間隔
をＸ２ ＋ Ｘ３ ＋ ・・・とすると、最初の送信
フラグに付加された遅延時間はＸＴＸＯ１以後順に（Ｘ
Ｉ ＋Ｘ２ ） ’ｒｘ１、（ＸＩｘ２＋ｘ３）−Ｔ
Ｘ２．・・・とじて算出される。
本発明にあっては、送信フラグ生成手段１２１から最初
の送信フラグが送出された後に各受信フラグの受信間隔
のみを受信間隔測定手段１２３で測定し、送信フラグの
送出間隔の大小とは無関係にこの測定結果に基づいて遅
延時間算出手段１２５によって正確な遅延時間が算出さ
れる。
の送信フラグが送出された後に各受信フラグの受信間隔
のみを受信間隔測定手段１２３で測定し、送信フラグの
送出間隔の大小とは無関係にこの測定結果に基づいて遅
延時間算出手段１２５によって正確な遅延時間が算出さ
れる。
〔実施例］
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、本発明の一実施例における網の遅延時間測定
装置の構成を示す。
装置の構成を示す。
図において、２１１は遅延時間測定装置を、２２１はパ
ターンジェネレータを、２２３は七ットリセット型フリ
ップフロップ（Ｒ３−ＦＦ）を、２２５．２２７及び２
２９はインバータを、２３１はアンドゲートを、２３３
はカウンタを、２３５はクロック発生回路を、２３７は
ラッチを、２４１はパソコンを、２５１はパケット交換
網をそれぞれ示している。
ターンジェネレータを、２２３は七ットリセット型フリ
ップフロップ（Ｒ３−ＦＦ）を、２２５．２２７及び２
２９はインバータを、２３１はアンドゲートを、２３３
はカウンタを、２３５はクロック発生回路を、２３７は
ラッチを、２４１はパソコンを、２５１はパケット交換
網をそれぞれ示している。
パターンジェネレータ２２１は、一定周期で送信フラグ
５ＦＬＧを発生するものであり、発生した送信フラグ５
ＦＬＧはパケット交換網２５１に入力されると共に、イ
ンバータ２２５を介しテＲ３−ＦＦ２２３のリセット端
子Ｒに入力される。
５ＦＬＧを発生するものであり、発生した送信フラグ５
ＦＬＧはパケット交換網２５１に入力されると共に、イ
ンバータ２２５を介しテＲ３−ＦＦ２２３のリセット端
子Ｒに入力される。
Ｒ３−ＦＦ２２３は、電源投入時に作成されるパワーオ
ンリセット信号ＸＲ３Ｔがセット端子Ｓに入力され、電
源投入時にセットされて出力端子Ｑから論理゛１“の信
号を出力する。また、Ｒ３−ＦＦ２２３は、パターンジ
ェネレータ２２１から出力される最初の送信フラグ５Ｆ
ＬＧによってリセットされ、以後出力端子Ｑからは論理
°“０′”の信号が出力される。
ンリセット信号ＸＲ３Ｔがセット端子Ｓに入力され、電
源投入時にセットされて出力端子Ｑから論理゛１“の信
号を出力する。また、Ｒ３−ＦＦ２２３は、パターンジ
ェネレータ２２１から出力される最初の送信フラグ５Ｆ
ＬＧによってリセットされ、以後出力端子Ｑからは論理
°“０′”の信号が出力される。
アンドゲート２３１は、インバータ２２７を介したＲ３
−ＦＦ２２３の出力が一方の入力端子に、インバータ２
２９を介した受信フラグ５ＦＬＧが他方の入力端子にそ
れぞれ入力されており、２つの信号の論理積出力をカウ
ンタ２３３のロード端子りに供給している。
−ＦＦ２２３の出力が一方の入力端子に、インバータ２
２９を介した受信フラグ５ＦＬＧが他方の入力端子にそ
れぞれ入力されており、２つの信号の論理積出力をカウ
ンタ２３３のロード端子りに供給している。
カウンタ２３３は、ロード端子りに入力される信号の論
理が“０“′になったときに入力端子Ｄ１〜ＤＮに入力
される各ビットが“′１゛の固定データを取り込み、そ
の後クロック端子ＣＫに入力されるクロック発生回路２
３５からのクロックに同期した計数動作を行う。全ビッ
トが°ｌ”′である値を初期値として取り込むので、次
に入力されるクロックに同期してｒ□、、ｒｌＪ、・・
・と順にカウントアンプされる。このカウンタ値の各ビ
ットは出力端子Ｑ１〜ＱＮから出力される。
理が“０“′になったときに入力端子Ｄ１〜ＤＮに入力
される各ビットが“′１゛の固定データを取り込み、そ
の後クロック端子ＣＫに入力されるクロック発生回路２
３５からのクロックに同期した計数動作を行う。全ビッ
トが°ｌ”′である値を初期値として取り込むので、次
に入力されるクロックに同期してｒ□、、ｒｌＪ、・・
・と順にカウントアンプされる。このカウンタ値の各ビ
ットは出力端子Ｑ１〜ＱＮから出力される。
ラッチ２３７は、入力端子Ｇに受信フラグＲＦＬＧが入
力されたときに、入力端子Ｄ１〜ＤＮに入力されるカウ
ンタ２３３のカウンタ値を取り込んで保持するものであ
り、保持したカウンタ値は出力端子Ｑ１〜ＱＮから出力
される。
力されたときに、入力端子Ｄ１〜ＤＮに入力されるカウ
ンタ２３３のカウンタ値を取り込んで保持するものであ
り、保持したカウンタ値は出力端子Ｑ１〜ＱＮから出力
される。
パソコン２４１は、ラッチ２３７に保持したカウンタ値
を読み込んで、このカウンタ値に基づいて送信フラグ５
ＦＬＧを送出してから受信フラグＲＦＬＧを受は取るま
での遅延時間を算出する。
を読み込んで、このカウンタ値に基づいて送信フラグ５
ＦＬＧを送出してから受信フラグＲＦＬＧを受は取るま
での遅延時間を算出する。
また、算出した遅延時間を解析して遅延時間の分布等の
表示を行ったりする。
表示を行ったりする。
第２図に示したパケット交換網２５１は、実際のパケッ
ト交換網と同様の遅延を生しるようにパソコン等で疑似
的に実現したものであり、入力される送信フラグ５ＦＬ
Ｇに実際のパケット交換網をシミュレートした遅延時間
を付加して受信フラグＲＦＬＧを返送するように構成さ
れている。
ト交換網と同様の遅延を生しるようにパソコン等で疑似
的に実現したものであり、入力される送信フラグ５ＦＬ
Ｇに実際のパケット交換網をシミュレートした遅延時間
を付加して受信フラグＲＦＬＧを返送するように構成さ
れている。
次に、上述した本発明実施例の動作を説明する。
第３図は、一実施例における遅延時間測定の概略を示す
。同図において、Ａ、 Ｂ等は送信フラグＳ Ｆ Ｌ
Ｇをパケット交換Ｗ４２５１に送出するタイミングを示
しており、八“、Ｂ゛等ば各送信フラグに対応した受信
フラグＲＦＬＣ；の受信タイミングを示している。また
、Ｔは送信フラグＳ Ｆ Ｌ Ｃの送出周期を示してい
る。上述した遅延時間測定装置２１１では、第３図に示
したＸＩ＋Ｘ２等の受信フラグＲＦＬＧの受信間隔時間
をカウンタ値として測定し、この測定結果からパソコン
２４１によって遅延時間を算出する。具体的には、Ａに
対応した最初の送信フラグ５ＦＬＧの遅延時間はカウン
タ値Ｘ１そのものとなり、Ｂについては（ｘ、＋ｘｚ−
’ｒ）が、Ｃについては（ｘ＋ ＋χ２＋ Ｘ ３ ２
Ｔ ）がそれぞれ遅延時間として算出される。
。同図において、Ａ、 Ｂ等は送信フラグＳ Ｆ Ｌ
Ｇをパケット交換Ｗ４２５１に送出するタイミングを示
しており、八“、Ｂ゛等ば各送信フラグに対応した受信
フラグＲＦＬＣ；の受信タイミングを示している。また
、Ｔは送信フラグＳ Ｆ Ｌ Ｃの送出周期を示してい
る。上述した遅延時間測定装置２１１では、第３図に示
したＸＩ＋Ｘ２等の受信フラグＲＦＬＧの受信間隔時間
をカウンタ値として測定し、この測定結果からパソコン
２４１によって遅延時間を算出する。具体的には、Ａに
対応した最初の送信フラグ５ＦＬＧの遅延時間はカウン
タ値Ｘ１そのものとなり、Ｂについては（ｘ、＋ｘｚ−
’ｒ）が、Ｃについては（ｘ＋ ＋χ２＋ Ｘ ３ ２
Ｔ ）がそれぞれ遅延時間として算出される。
また、第４図は上述した受信間隔χ３．Ｘ２等を求める
ための遅延時間測定装置２１１の動作タイミングを、第
５図は求めた受信間隔Ｘｌ＋Ｘ２等に基づいて遅延時間
を算出するパソコン２４１の動作手順を示す。
ための遅延時間測定装置２１１の動作タイミングを、第
５図は求めた受信間隔Ｘｌ＋Ｘ２等に基づいて遅延時間
を算出するパソコン２４１の動作手順を示す。
以下、第２図〜第５図を参照する。
遅延時間測定装置２１１の電源投入が行われると、初期
リセット回路（図示せず）から出力されるパワーオンリ
セラＩ・信号ＸＲ３ＴによってＲ３ＦＦ２２３がセット
され、その結果インバータ２２７の出力論理は０”とな
る。以上で遅延時間測定の準備が完了する。
リセット回路（図示せず）から出力されるパワーオンリ
セラＩ・信号ＸＲ３ＴによってＲ３ＦＦ２２３がセット
され、その結果インバータ２２７の出力論理は０”とな
る。以上で遅延時間測定の準備が完了する。
この状態でパターンジェネレータ２２１から最初の送信
フラグ５ＦＬＧが出力されパケット交換網２５１に送ら
れると、この送出動作と同時にＲ３−ＦＦ２２３がリセ
ットされる。従って、インバータ２２３の出力論理及び
アンドゲート２３１の出力論理が“１”となり、カウン
タ２３３による計数動作が開始される。
フラグ５ＦＬＧが出力されパケット交換網２５１に送ら
れると、この送出動作と同時にＲ３−ＦＦ２２３がリセ
ットされる。従って、インバータ２２３の出力論理及び
アンドゲート２３１の出力論理が“１”となり、カウン
タ２３３による計数動作が開始される。
この最初の送信フラグ５ＦＬＧに対応する受信フラグＲ
ＦＬＧがパケット交換網２５１から返送されてくると、
この受信タイミングに同期してうッチ２３７によるカウ
ンタ２３３のカウンタ値Ｘ１の取り込みが行われる。こ
の保持されたカウンタ値はパソコン２４１に送られる。
ＦＬＧがパケット交換網２５１から返送されてくると、
この受信タイミングに同期してうッチ２３７によるカウ
ンタ２３３のカウンタ値Ｘ１の取り込みが行われる。こ
の保持されたカウンタ値はパソコン２４１に送られる。
また、受信フラグＲＦＬＧが返送されると、アンドゲー
ト２３１の論理が一時的（受信フラグＲＦＬＧのパルス
幅分）に０゛に変わるため、再度カウンタ２３３の初期
値設定が行われる。従って、以後ラッチ２３７からは１
つ前の受信フラグと２つ前の受信フラグとの時間間隔Ｘ
２＋Ｘ３等が順次保持されて出力される。
ト２３１の論理が一時的（受信フラグＲＦＬＧのパルス
幅分）に０゛に変わるため、再度カウンタ２３３の初期
値設定が行われる。従って、以後ラッチ２３７からは１
つ前の受信フラグと２つ前の受信フラグとの時間間隔Ｘ
２＋Ｘ３等が順次保持されて出力される。
パソコン２４１においては、遅延動作の算出動作に先立
って変数ｍ、ｎの初期値設定（共に「Ｏ」に設定）が行
われる（ステップ５１１）。
って変数ｍ、ｎの初期値設定（共に「Ｏ」に設定）が行
われる（ステップ５１１）。
次に、パソコン２４１は、ラッチ２３７から出力される
カウンタ値が更新されたか否かを判定しくステップ５１
２）、未更新の間は否定判断してこのステップ５１２の
判定処理を繰り返す。受信フラグＲＦＬＧが返送されて
ラッチ２３７に保持されているカウンタ値が更新される
と（肯定判断）、次に変数ｎの値にラッチ２３７から出
力されるカウンタ値を加えた値を新たな変数ｎの値とし
て変数ｎの更新を行う（ステップ５１３）。従って、最
初にカウンタ値がＸｌに更新されると、変数ｎはＸ、に
更新される。
カウンタ値が更新されたか否かを判定しくステップ５１
２）、未更新の間は否定判断してこのステップ５１２の
判定処理を繰り返す。受信フラグＲＦＬＧが返送されて
ラッチ２３７に保持されているカウンタ値が更新される
と（肯定判断）、次に変数ｎの値にラッチ２３７から出
力されるカウンタ値を加えた値を新たな変数ｎの値とし
て変数ｎの更新を行う（ステップ５１３）。従って、最
初にカウンタ値がＸｌに更新されると、変数ｎはＸ、に
更新される。
次に、パソコン２４１は遅延時間りを、ｔ＝ｎｍＸＴ
（Ｔは送信フラグ５ＦＬＧの出力周期）の関係式によっ
て算出する（ステップ５１４）。
（Ｔは送信フラグ５ＦＬＧの出力周期）の関係式によっ
て算出する（ステップ５１４）。
従って、ステップ５１３で変数ｎがＸＩに設定された場
合には、遅延時間ｊ＝ｘ、 −ｍ （−〇）ＸＴ＝ｘ＋
が算出される。このようにして算出された遅延時間ｔは
パソコン２４１内部で各種統計処理等に利用される。
合には、遅延時間ｊ＝ｘ、 −ｍ （−〇）ＸＴ＝ｘ＋
が算出される。このようにして算出された遅延時間ｔは
パソコン２４１内部で各種統計処理等に利用される。
ステップ５１４における遅延時間ｔの算出が終わると、
次に変数ｍの値に「１」を加え、この加算結果を新たな
値として変数ｍが更新され（ステップ５１５Ｌ以後ステ
ツプ５１２に戻って処理が繰り返される。
次に変数ｍの値に「１」を加え、この加算結果を新たな
値として変数ｍが更新され（ステップ５１５Ｌ以後ステ
ツプ５１２に戻って処理が繰り返される。
従って、次にラッチ２３７の保持するカウンタ値がＸ２
に更新されると、ステップ５１３において変数ｎは（ｘ
ｌ ＋ｘｚ）に更新され、ステップ５１４において遅延
時間ｔは（ｘ＋ →−Ｘ２−Ｔ）として算出される。以
後、同様にして受信フラグＲＦＬＧが返送される毎に正
確な遅延時間ｔが算出される。
に更新されると、ステップ５１３において変数ｎは（ｘ
ｌ ＋ｘｚ）に更新され、ステップ５１４において遅延
時間ｔは（ｘ＋ →−Ｘ２−Ｔ）として算出される。以
後、同様にして受信フラグＲＦＬＧが返送される毎に正
確な遅延時間ｔが算出される。
このように、カウンタ２３３によって受信フラグＲＦＬ
Ｇの受信間隔を測定し、パソコン２４１によってこの測
定結果を順次累積した値から対応する送信フラグ５ＦＬ
Ｇの送出間隔の整数倍であるＯ、Ｔ、２Ｔ等を減算する
ことにより遅延時間算出を行う。
Ｇの受信間隔を測定し、パソコン２４１によってこの測
定結果を順次累積した値から対応する送信フラグ５ＦＬ
Ｇの送出間隔の整数倍であるＯ、Ｔ、２Ｔ等を減算する
ことにより遅延時間算出を行う。
従って、送信フラグ５ＦＬＧの出力周期Ｔが小さい場合
であっても遅延時間算出を行うことができ、遅延時間の
測定を正確に行うことが可能になる。
であっても遅延時間算出を行うことができ、遅延時間の
測定を正確に行うことが可能になる。
なお、上述した本発明実施例にあっては、パケット交換
網２５１による遅延時間を測定する場合について説明し
たが、他の蓄積交換網による遅延時間や回線交換網とパ
ケット交換網とが組み合わさった網（例えばＴＳＤＮ交
換網）による遅延時間を測定する場合についても適用で
き、特に網の種類によって限定されるものではない。
網２５１による遅延時間を測定する場合について説明し
たが、他の蓄積交換網による遅延時間や回線交換網とパ
ケット交換網とが組み合わさった網（例えばＴＳＤＮ交
換網）による遅延時間を測定する場合についても適用で
き、特に網の種類によって限定されるものではない。
上述したように、本発明によれば、送信フラグ生成手段
から最初の送信フラグが送出された後に各受信フラグの
受信間隔のみを受信間隔測定手段で測定し、この測定結
果に基づいて遅延時間算出を行っており、遅延時間の正
確な測定結果を得ることができるので、実用的には極め
て有用である。
から最初の送信フラグが送出された後に各受信フラグの
受信間隔のみを受信間隔測定手段で測定し、この測定結
果に基づいて遅延時間算出を行っており、遅延時間の正
確な測定結果を得ることができるので、実用的には極め
て有用である。
第１図は本発明の網の遅延時間測定装置の原理ブロック
図、 第２図は本発明の一実施例の構成図、 第３図は一実施例の遅延時間測定の説明図、第４図は一
実施例の動作タイミング図、第５図は一実施例の動作説
明図、 第６図は従来例の構成図、 第７図は従来例の遅延時間測定の説明図である。 図において、 １１１は網、 １２１は送信フラグ生成手段、 １２３は受信間隔測定手段、 １２５は遅延時間算出手段、 ２１１は遅延時間測定装置、 ２２１はパターンジェネレータ、 ２２３はセット−リセット型フリップフロップ（ＲＩＦ
Ｆ）、 ２２５ ２２７ ２２９はインバ５り、２３１はアント
ゲ−１・、 ２３３はカウンタ、 ２３５はクロック発生回路、 ２３７はラッチ、 ２４１はパーソナルコンピュータ（パソコン）、２５１
はパケット交換網である。
図、 第２図は本発明の一実施例の構成図、 第３図は一実施例の遅延時間測定の説明図、第４図は一
実施例の動作タイミング図、第５図は一実施例の動作説
明図、 第６図は従来例の構成図、 第７図は従来例の遅延時間測定の説明図である。 図において、 １１１は網、 １２１は送信フラグ生成手段、 １２３は受信間隔測定手段、 １２５は遅延時間算出手段、 ２１１は遅延時間測定装置、 ２２１はパターンジェネレータ、 ２２３はセット−リセット型フリップフロップ（ＲＩＦ
Ｆ）、 ２２５ ２２７ ２２９はインバ５り、２３１はアント
ゲ−１・、 ２３３はカウンタ、 ２３５はクロック発生回路、 ２３７はラッチ、 ２４１はパーソナルコンピュータ（パソコン）、２５１
はパケット交換網である。
Claims (1)
- （１）送信フラグを網（１１１）に一定周期で送出する
送信フラグ生成手段（１２１）と、 前記フラグ生成手段（１２１）から最初の送信フラグが
送出されたときに動作を開始し、以後、前記送信フラグ
のそれぞれに対応して前記網（１１１）の内部状態に応
じた遅延を付加した受信フラグが順次入力され、連続す
る２つの受信フラグの受信間隔を測定する受信間隔測定
手段（１２３）と、 前記受信間隔測定手段（１２３）の測定による前記受信
間隔を累積し、この累積結果から前記送信フラグの送出
間隔を整数倍した値を減算することにより、前記送信フ
ラグを送出してから対応する前記受信フラグが入力され
るまでの遅延時間を算出する遅延時間算出手段（１２５
）と、 を備えるように構成したことを特徴とする網の遅延時間
測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112548A JPH0410726A (ja) | 1990-04-27 | 1990-04-27 | 網の遅延時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112548A JPH0410726A (ja) | 1990-04-27 | 1990-04-27 | 網の遅延時間測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410726A true JPH0410726A (ja) | 1992-01-14 |
Family
ID=14589416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112548A Pending JPH0410726A (ja) | 1990-04-27 | 1990-04-27 | 網の遅延時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350525B2 (en) | 2003-05-21 | 2008-04-01 | L'oreal | Device for packaging and applying a substance such as a cosmetic or another care product |
| JP2011023998A (ja) * | 2009-07-16 | 2011-02-03 | Cyber Creative Institute Co Ltd | 片道変動遅延時間の推定方法及びその装置 |
-
1990
- 1990-04-27 JP JP2112548A patent/JPH0410726A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350525B2 (en) | 2003-05-21 | 2008-04-01 | L'oreal | Device for packaging and applying a substance such as a cosmetic or another care product |
| JP2011023998A (ja) * | 2009-07-16 | 2011-02-03 | Cyber Creative Institute Co Ltd | 片道変動遅延時間の推定方法及びその装置 |
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