JPH04107949A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04107949A JPH04107949A JP22738090A JP22738090A JPH04107949A JP H04107949 A JPH04107949 A JP H04107949A JP 22738090 A JP22738090 A JP 22738090A JP 22738090 A JP22738090 A JP 22738090A JP H04107949 A JPH04107949 A JP H04107949A
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- JP
- Japan
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- oxide film
- width
- semiconductor device
- groove
- interval
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この第１発明は、半導体装置の製造方法、特に素子間分
離方法に関するものである。
離方法に関するものである。
この第２の発明は、半導体装置、特に素子間分離された
半導体装置に関するものである。
半導体装置に関するものである。
半導体集積回路、特にＬＳＩと呼ばれる素子においては
、多くのデバイスか同一の平面に配置されており、相互
干渉による誤動作を避けるために素子と素子の間は電気
的に絶縁されなくてはならない。このいわゆる素子間分
離を行うため、従来よりトレンチアイソレーションと呼
ばれる方法が用いられてきた。
、多くのデバイスか同一の平面に配置されており、相互
干渉による誤動作を避けるために素子と素子の間は電気
的に絶縁されなくてはならない。このいわゆる素子間分
離を行うため、従来よりトレンチアイソレーションと呼
ばれる方法が用いられてきた。
これを図面について説明する。第２図（ａ）〜（ｄ）は
トレンチアイソレーションの一例を表す断面図であり、
工程順に示したものである。シリコン基板１に不純物を
拡散して埋め込みコレクタ層２を形成した後、エピタキ
シャル成長層３を形成する。次に、エピタキシャル成長
層３上に、第１の酸化膜４を形成する。次に写真製版工
程により第１の酸化膜４をパターニングし、これをマス
クとしてシリコン基板１を、埋め込みコレクタ層２より
深くエツチングして溝５を形成する（第２図（ａ））。
トレンチアイソレーションの一例を表す断面図であり、
工程順に示したものである。シリコン基板１に不純物を
拡散して埋め込みコレクタ層２を形成した後、エピタキ
シャル成長層３を形成する。次に、エピタキシャル成長
層３上に、第１の酸化膜４を形成する。次に写真製版工
程により第１の酸化膜４をパターニングし、これをマス
クとしてシリコン基板１を、埋め込みコレクタ層２より
深くエツチングして溝５を形成する（第２図（ａ））。
次に溝５の表面に熱酸化により、薄い、例えば溝５の幅
Ｗの１／１０程度の膜厚を有する第２の酸化膜６を形成
する（同図（ｂ））。次にＣＶＤ等により埋め込み酸化
膜７を形成して溝５を埋め込む（同図（Ｃ））。その後
表面か平らになるように、埋め込み酸化膜７及び第１の
酸化膜４をエッチバックし、その後ベース領域８．エミ
ツタ領域９を、素子形成領域１０に形成する（同図（ｄ
））。更に、図示していないが、電極、配線１層間絶縁
膜等を形成して、分離された複数の素子が形成される。
Ｗの１／１０程度の膜厚を有する第２の酸化膜６を形成
する（同図（ｂ））。次にＣＶＤ等により埋め込み酸化
膜７を形成して溝５を埋め込む（同図（Ｃ））。その後
表面か平らになるように、埋め込み酸化膜７及び第１の
酸化膜４をエッチバックし、その後ベース領域８．エミ
ツタ領域９を、素子形成領域１０に形成する（同図（ｄ
））。更に、図示していないが、電極、配線１層間絶縁
膜等を形成して、分離された複数の素子が形成される。
従来のトレンチアイソレーションは以上のような工程で
構成されているが、溝５の幅Ｗ、隣接する満５の間隔Ｓ
、及び第２の酸化膜６を形成する際の酸化温度Ｔの値に
よっては、応力等のために、埋め込み酸化膜７の形成の
際に素子形成領域１０に結晶欠陥が発生する場合があり
、ベース領域８゜エミッタ領域９等で構成されたトラン
ジスタ等が正常に動作しないという問題点があった。
構成されているが、溝５の幅Ｗ、隣接する満５の間隔Ｓ
、及び第２の酸化膜６を形成する際の酸化温度Ｔの値に
よっては、応力等のために、埋め込み酸化膜７の形成の
際に素子形成領域１０に結晶欠陥が発生する場合があり
、ベース領域８゜エミッタ領域９等で構成されたトラン
ジスタ等が正常に動作しないという問題点があった。
この発明は、上記の問題点を解消するためになされもの
で、トレンチアイソレーションにより素子間分離を行っ
ても、結晶欠陥か生じず、トランジスタ等の異常動作を
回避できる半導体装置の製造方法及び半導体装置を得る
ことを目的とする。
で、トレンチアイソレーションにより素子間分離を行っ
ても、結晶欠陥か生じず、トランジスタ等の異常動作を
回避できる半導体装置の製造方法及び半導体装置を得る
ことを目的とする。
この第１の発明に係る半導体装置の製造方法では、幅１
μｍ以下、間隔１μｍ以上の溝を設け、溝の幅の１／１
０程度の膜厚の熱酸化膜を９５０℃以下の熱処理で設け
、溝の内部を酸化膜で埋め込むことにより素子間分離を
行うようにしている。
μｍ以下、間隔１μｍ以上の溝を設け、溝の幅の１／１
０程度の膜厚の熱酸化膜を９５０℃以下の熱処理で設け
、溝の内部を酸化膜で埋め込むことにより素子間分離を
行うようにしている。
また第２の発明に係る半導体装置は、表面に幅０．６μ
ｍ以下、間隔１μｍ以上の溝を設け、その内部を酸化膜
で埋め込むようにしている。
ｍ以下、間隔１μｍ以上の溝を設け、その内部を酸化膜
で埋め込むようにしている。
溝の幅を１μｍ以下、間隔を１μｍ以上とし、この溝に
９５０℃以下の熱処理によって溝幅の１／１０程度の熱
酸化膜を形成し、前記溝の内部を酸化膜で埋め込むこと
で溝周辺の応力を緩和する。
９５０℃以下の熱処理によって溝幅の１／１０程度の熱
酸化膜を形成し、前記溝の内部を酸化膜で埋め込むこと
で溝周辺の応力を緩和する。
又、溝の幅を０．６μｍ以下、間隔を１μｍ以上とし、
溝の内部を酸化膜で埋め込むことて溝周辺の応力を緩和
する。
溝の内部を酸化膜で埋め込むことて溝周辺の応力を緩和
する。
第１図はこの発明の概要を示す、素子形成領域１０の欠
陥密度（１μｍ２当たりの欠陥数）と溝５の幅Ｗと間隔
Ｓと第２の熱酸化膜６形成時の酸化温度Ｔの関係を示し
たクラ７である。図中測定値のバラツキは５′φ基板の
端部と中央部の差異を示している。従来の技術の項で説
明した方法において、満５の幅Ｗと間隔Ｓと酸化温度Ｔ
を種々選ぶと素子形成領域１０に発生する欠陥密度は同
図のように変化するということを発明者は見出した。
陥密度（１μｍ２当たりの欠陥数）と溝５の幅Ｗと間隔
Ｓと第２の熱酸化膜６形成時の酸化温度Ｔの関係を示し
たクラ７である。図中測定値のバラツキは５′φ基板の
端部と中央部の差異を示している。従来の技術の項で説
明した方法において、満５の幅Ｗと間隔Ｓと酸化温度Ｔ
を種々選ぶと素子形成領域１０に発生する欠陥密度は同
図のように変化するということを発明者は見出した。
即ち、溝５の幅Ｗが１．０μｍ以下で、隣接する溝５の
間隔Ｓか１μｍ以上の溝５を形成した場合において、欠
陥密度をＯにするには温度Ｔを９５０℃以下にすればよ
いことがわかる。
間隔Ｓか１μｍ以上の溝５を形成した場合において、欠
陥密度をＯにするには温度Ｔを９５０℃以下にすればよ
いことがわかる。
また、第１図から明らかな様に酸化温度Ｔが高い場合に
おいて溝５の幅Ｗが大きくなると、欠陥か増大してゆく
という傾向があるが、ＷＳ２．６μｍでは酸化温度Ｔに
依存せず欠陥密度は０となる。即ち、溝５の間隔Ｓが１
μｍ以上ある場合に！４５の幅Ｗを０．６μｍ以下とし
ても同様の効果を奏する。
おいて溝５の幅Ｗが大きくなると、欠陥か増大してゆく
という傾向があるが、ＷＳ２．６μｍでは酸化温度Ｔに
依存せず欠陥密度は０となる。即ち、溝５の間隔Ｓが１
μｍ以上ある場合に！４５の幅Ｗを０．６μｍ以下とし
ても同様の効果を奏する。
但し、第２の熱酸化膜６はその厚さを、溝５の幅Ｗの１
／１０程度とする。これよりも厚すぎると溝５の形状か
変形し、またこれよりも薄すぎるとその膜厚が不均一と
なるため、応力か発生するためである。
／１０程度とする。これよりも厚すぎると溝５の形状か
変形し、またこれよりも薄すぎるとその膜厚が不均一と
なるため、応力か発生するためである。
この第１の発明は以上に説明した様に、半導体装置の素
子分離を行う際に、幅１μｍ以下、間隔１μｍ以上の溝
を形成し、前記溝の表面に９５０℃以下の酸化温度で溝
の幅の１／１０程度の膜厚の熱酸化膜を形成し、前記溝
の内部を酸化膜で埋め込むので、溝周辺の応力は緩和さ
れ、結晶欠陥の発生を防ぎ、素子の異常動作を回避でき
るという効果がある。
子分離を行う際に、幅１μｍ以下、間隔１μｍ以上の溝
を形成し、前記溝の表面に９５０℃以下の酸化温度で溝
の幅の１／１０程度の膜厚の熱酸化膜を形成し、前記溝
の内部を酸化膜で埋め込むので、溝周辺の応力は緩和さ
れ、結晶欠陥の発生を防ぎ、素子の異常動作を回避でき
るという効果がある。
この第２の発明は以上に説明した様に、０．６μｍ以下
の幅を有し、１μｍ以上の間隔を有する酸化膜で埋め込
まれた複数の溝を表面に備えているので、溝周辺の応力
は緩和され、結晶欠陥の発生を防ぎつつ素子分離できる
という効果がある。
の幅を有し、１μｍ以上の間隔を有する酸化膜で埋め込
まれた複数の溝を表面に備えているので、溝周辺の応力
は緩和され、結晶欠陥の発生を防ぎつつ素子分離できる
という効果がある。
第１図はこの発明の概要を示すグラフ、第２図（ａ）〜
（ｄ）はトレンチアイソレーションの工程を工程順に表
わした断面図である。 図において、１は半導体基板、５は溝、６は第２の酸化
膜、Ｗは溝の幅、Ｓは溝の間隔、Ｔは酸化温度である。 なお、各図中同一符号は同一または相当部分を示す。
（ｄ）はトレンチアイソレーションの工程を工程順に表
わした断面図である。 図において、１は半導体基板、５は溝、６は第２の酸化
膜、Ｗは溝の幅、Ｓは溝の間隔、Ｔは酸化温度である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体装置の表面に溝を形成する素子分離工程を
有する半導体装置の製造方法において、半導体基板表面
に幅１μｍ以下、間隔１μｍ以上の溝を形成する工程と
、 前記溝の表面に、９５０℃以下の酸化温度で溝幅の１／
１０程度の膜厚の熱酸化膜を形成する工程と、 前記溝の内部を酸化膜で埋め込む工程とを備えたことを
特徴とする半導体装置の製造方法。 - （２）０．６μｍ以下の幅を有し、１μｍ以上の間隔を
有する、酸化膜で埋め込まれた複数の溝を表面に備えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22738090A JPH04107949A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22738090A JPH04107949A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107949A true JPH04107949A (ja) | 1992-04-09 |
Family
ID=16859905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22738090A Pending JPH04107949A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107949A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258020A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 素子分離パタ−ンの形成方法 |
| JPH03234042A (ja) * | 1990-02-09 | 1991-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-08-28 JP JP22738090A patent/JPH04107949A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258020A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 素子分離パタ−ンの形成方法 |
| JPH03234042A (ja) * | 1990-02-09 | 1991-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
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