JPH0410813A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0410813A JPH0410813A JP2113956A JP11395690A JPH0410813A JP H0410813 A JPH0410813 A JP H0410813A JP 2113956 A JP2113956 A JP 2113956A JP 11395690 A JP11395690 A JP 11395690A JP H0410813 A JPH0410813 A JP H0410813A
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- JP
- Japan
- Prior art keywords
- data
- bit
- circuit
- input terminal
- bits
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデータ間の相関を利用してディジタル・データ
を符号化する符号化方式に関し、例えば、磁気記録媒体
等に情報を記録する際の直流分抑圧に利用される。
を符号化する符号化方式に関し、例えば、磁気記録媒体
等に情報を記録する際の直流分抑圧に利用される。
［従来の技術１
近年、音声信号や映像信号などを記録媒体にディジタル
記録するシステムが提案されているが、磁気記録媒体で
は非常に低い周波数や直流成分の記録再生か困難である
ことから、８−１０ブロック符号化などの、直流成分を
含まない符号列を導出する記録変調方式が使用されてい
る。また、符号列の直流成分及び低周波成分を抑圧する
記録変調方式として、相関の高い複数のディジタル・デ
ータの組み合わせに対して、これらの複数のデータのビ
ット数の総和と同数ビットの、直流及び低周波成分の少
ないディジタル符号を割り当てることによって、冗長度
を増すことなく、直流成分の少ない記録を行なう符号化
方式も提案されている。
記録するシステムが提案されているが、磁気記録媒体で
は非常に低い周波数や直流成分の記録再生か困難である
ことから、８−１０ブロック符号化などの、直流成分を
含まない符号列を導出する記録変調方式が使用されてい
る。また、符号列の直流成分及び低周波成分を抑圧する
記録変調方式として、相関の高い複数のディジタル・デ
ータの組み合わせに対して、これらの複数のデータのビ
ット数の総和と同数ビットの、直流及び低周波成分の少
ないディジタル符号を割り当てることによって、冗長度
を増すことなく、直流成分の少ない記録を行なう符号化
方式も提案されている。
以下、入力データ間の相関を利用して直流成分及び低周
波成分を抑圧する符号化方式を直流抑圧符号化方式とよ
ぶ。
波成分を抑圧する符号化方式を直流抑圧符号化方式とよ
ぶ。
［発明が解決しようとする課題］
画像（静止画像及び動画像）を記録媒体に記録する場合
、各画像毎に固有の付加情報（例えば、ＩＤ情報〕を付
加することが行なわれる。このような付加情報はデータ
間の相関が無い又は低いので、上述の直流抑圧符号化方
式を用いて符号化したので、直流成分の高い符号を割り
当ててしまう可能性が高く、記録再生が困難になる場合
が生じ得る。
、各画像毎に固有の付加情報（例えば、ＩＤ情報〕を付
加することが行なわれる。このような付加情報はデータ
間の相関が無い又は低いので、上述の直流抑圧符号化方
式を用いて符号化したので、直流成分の高い符号を割り
当ててしまう可能性が高く、記録再生が困難になる場合
が生じ得る。
そこで本発明は、このような問題点を解決する符号化方
式を提示することを目的とする。
式を提示することを目的とする。
［課題を解決するための手段］
本発明に係る符号化方式は、無相関データの（ｎ−ｐ）
ビット単位にｎビットの共通データを付加し、データ相
関を利用する符号化処理により符号化することを特徴と
する。
ビット単位にｎビットの共通データを付加し、データ相
関を利用する符号化処理により符号化することを特徴と
する。
［作用］
上記手段により、無相関データに相関を持たせることが
でき、従ってデータ相関を利用して直流及び低周波成分
の少なくなる所定の符号化処理を行なって、直流及び低
周波成分の少ない符号を得ることができる。
でき、従ってデータ相関を利用して直流及び低周波成分
の少なくなる所定の符号化処理を行なって、直流及び低
周波成分の少ない符号を得ることができる。
［実施例コ
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明を適用した符号化装置の一実施例の構成
ブロック図を示す。１０はｍビットの無相関データＤの
入力端子、１２は詳細は後述するがｎビットのスタッフ
・データＳの入力端子、１４はデータ間に相関を持つｎ
ビットの相関データＱの入力端子である。１６はｍビッ
トの無相関データＤをｎビットの相関を持つデータに変
換するブロック相関発生回路であり、１８は（ｎ −ｐ
）ビットのブロック化回路、２０はプロ・ンク化回路１
８の出力の上位に入力端子１２のスタッフ・データＳを
付加する上位ビット付加回路である。２２．２４は時間
調整用の遅延回路、２６は多重化回路としてのスイッチ
、２８は直流抑圧符号化回路、３０は出力端子、３２は
スイッチ２６を制御するタイミング制御回路である。
ブロック図を示す。１０はｍビットの無相関データＤの
入力端子、１２は詳細は後述するがｎビットのスタッフ
・データＳの入力端子、１４はデータ間に相関を持つｎ
ビットの相関データＱの入力端子である。１６はｍビッ
トの無相関データＤをｎビットの相関を持つデータに変
換するブロック相関発生回路であり、１８は（ｎ −ｐ
）ビットのブロック化回路、２０はプロ・ンク化回路１
８の出力の上位に入力端子１２のスタッフ・データＳを
付加する上位ビット付加回路である。２２．２４は時間
調整用の遅延回路、２６は多重化回路としてのスイッチ
、２８は直流抑圧符号化回路、３０は出力端子、３２は
スイッチ２６を制御するタイミング制御回路である。
第１図の動作を説明する。ブロック化回路１８は入力端
子１０の無相関データＤを（ｎ −ｐ）ビット毎にブロ
ック化し、上位ビット付加回路２０はブロック化回路１
８からの（ｎ−ｐ）ビ・ソト・データの上位に、入力端
子１２のｐビ・ソトのスタッフ・データＳを付加する。
子１０の無相関データＤを（ｎ −ｐ）ビット毎にブロ
ック化し、上位ビット付加回路２０はブロック化回路１
８からの（ｎ−ｐ）ビ・ソト・データの上位に、入力端
子１２のｐビ・ソトのスタッフ・データＳを付加する。
上位ビット付加回路２０、即ちブロック相関発生回路１
６の出力は、データ間で相関を持つｎビットのブロック
化データＤ（４）である。
６の出力は、データ間で相関を持つｎビットのブロック
化データＤ（４）である。
ブロック相関発生回路１６の出力及び入力端子１４の人
、カデータＱは、それぞれ遅延回路２２２４により時間
調整されてスイッチ２６のａ、 ｂ接点に印加される
。スイッチ２４はタイミング制御回路３２からのタイミ
ング信号により切り換えられ、例えば第３図に示すよう
な順序でデータＤＣゞ１．Ｑか直流抑圧符号化回路２８
に入力されるようにする。
、カデータＱは、それぞれ遅延回路２２２４により時間
調整されてスイッチ２６のａ、 ｂ接点に印加される
。スイッチ２４はタイミング制御回路３２からのタイミ
ング信号により切り換えられ、例えば第３図に示すよう
な順序でデータＤＣゞ１．Ｑか直流抑圧符号化回路２８
に入力されるようにする。
直流抑圧符号化回路２８に人力するｎビットのデータは
データ間に相関を持っており、直流抑圧符号化回路２８
は、複数のｎビット・データの組み合わせに対し、８−
８ワード・インバート符号化のような直流及び低周波成
分が抑圧される符号化方式により、スイッチ２６により
多重化されたｎビットのデータＤ１″″、Ｑを符号化し
、直流成分及び低周波成分の少ないにビットの符号を出
力端子３０に出力する。この直流抑圧符号化回路２８と
しては、例えば特開昭６３−３３０８６号に記載されて
いる符号化回路、即ち、２つのｎビット・データの組み
合わせからなる２０ビツトを直流成分及び低周波成分の
少ない２０ビツトのデータに変換するマツピング符号化
器等を利用できる。
データ間に相関を持っており、直流抑圧符号化回路２８
は、複数のｎビット・データの組み合わせに対し、８−
８ワード・インバート符号化のような直流及び低周波成
分が抑圧される符号化方式により、スイッチ２６により
多重化されたｎビットのデータＤ１″″、Ｑを符号化し
、直流成分及び低周波成分の少ないにビットの符号を出
力端子３０に出力する。この直流抑圧符号化回路２８と
しては、例えば特開昭６３−３３０８６号に記載されて
いる符号化回路、即ち、２つのｎビット・データの組み
合わせからなる２０ビツトを直流成分及び低周波成分の
少ない２０ビツトのデータに変換するマツピング符号化
器等を利用できる。
次に、第２図を参照して、スタ・ンフ・データＳの決定
方法を説明する。第２図はブロック相関発生回路１６の
処理フローと処理内容の一例を示す。
方法を説明する。第２図はブロック相関発生回路１６の
処理フローと処理内容の一例を示す。
この例では、ｍ＝１２、ｎ＝４、ｐ＝１である。また、
スタッフ・データＳ−Ｏとしている。ブロック化回路１
８は、無相関データＤを３（−ｎ−ｐ）ビットの４個の
ブロックに分割し、上位ビ・ント付加回路２０は３ビツ
トの各ブロックの上位ビ・ノドにスタッフ・データＳ・
（＝０）を付加し、４ビ・ソトのブロック化データＤ＋
ｆｆｉ＋を出力する。データＤｆｍｌは上位ビットがＳ
で共通となり、１２ビツトの無相関データＤをそのまま
４ビツトにブロック化した場合に比べて、データの取り
得るレンジが１／２ｐとなる。即ち、４ビツトでランダ
ムなデータが３ビツトのレンジに制限されることになり
、データ間に相関が生じている。
スタッフ・データＳ−Ｏとしている。ブロック化回路１
８は、無相関データＤを３（−ｎ−ｐ）ビットの４個の
ブロックに分割し、上位ビ・ント付加回路２０は３ビツ
トの各ブロックの上位ビ・ノドにスタッフ・データＳ・
（＝０）を付加し、４ビ・ソトのブロック化データＤ＋
ｆｆｉ＋を出力する。データＤｆｍｌは上位ビットがＳ
で共通となり、１２ビツトの無相関データＤをそのまま
４ビツトにブロック化した場合に比べて、データの取り
得るレンジが１／２ｐとなる。即ち、４ビツトでランダ
ムなデータが３ビツトのレンジに制限されることになり
、データ間に相関が生じている。
第４図はブロック相関発生回路１６の具体的な回路構成
例を示す。４０は無相関データＤの入力端子、４２はス
タッフ・データＳの入力端子、４４４６はパラレル／シ
リアル（Ｐ／Ｓ）変換器、４８５０はバッファ・メモリ
、５２はバッファ・メモリ４８５０の出力データを多重
化するためのスイッチ、５４はシリアル／パラレル（Ｓ
／Ｐ）変換器、５６は出力端子、５８はスイッチ５２を
制御するタイミング制御回路である。
例を示す。４０は無相関データＤの入力端子、４２はス
タッフ・データＳの入力端子、４４４６はパラレル／シ
リアル（Ｐ／Ｓ）変換器、４８５０はバッファ・メモリ
、５２はバッファ・メモリ４８５０の出力データを多重
化するためのスイッチ、５４はシリアル／パラレル（Ｓ
／Ｐ）変換器、５６は出力端子、５８はスイッチ５２を
制御するタイミング制御回路である。
入力端子４ｏに入力した無相関データＤはＰ／Ｓ変換器
４４によりＭＳＢ（最上位ビット）から順にシリアルな
ビット列に変換され、バッファ・メモリ４８はそのビッ
ト列の先頭から（ｎ−ｐ）ビットおきにｎビットの空き
ができるようにバッファリングする。これは、シリアル
・データ列にブロック化処理を施したことに相当する。
４４によりＭＳＢ（最上位ビット）から順にシリアルな
ビット列に変換され、バッファ・メモリ４８はそのビッ
ト列の先頭から（ｎ−ｐ）ビットおきにｎビットの空き
ができるようにバッファリングする。これは、シリアル
・データ列にブロック化処理を施したことに相当する。
Ｐ／Ｓ変換器４６は、入力端子４２に入力するスタッフ
・データＳをシリアル・データ列に変換し、バッファ・
メモリ５０は、スイッチ５２での多重化のためのバッフ
ァリングを行なう。
・データＳをシリアル・データ列に変換し、バッファ・
メモリ５０は、スイッチ５２での多重化のためのバッフ
ァリングを行なう。
スイッチ５２はタイミング制御回路５８の制御下で、バ
ッファ・メモリ４８からのビット列の先頭のｎビットの
空き期間、及びそれ以後の（ｎ −ｐ）ビットおきｎビ
ットの空き期間に、バッファ・メモリ５０からのｎビッ
トを挿入する。Ｓ／Ｐ変換器５４はスイッチ５２により
多重化されたビット列をパラレル信号に変換し、出力端
子５６を介してＤ（ｓ″）として出力する。
ッファ・メモリ４８からのビット列の先頭のｎビットの
空き期間、及びそれ以後の（ｎ −ｐ）ビットおきｎビ
ットの空き期間に、バッファ・メモリ５０からのｎビッ
トを挿入する。Ｓ／Ｐ変換器５４はスイッチ５２により
多重化されたビット列をパラレル信号に変換し、出力端
子５６を介してＤ（ｓ″）として出力する。
なお、第４図において、ｎ＝１の場合には、Ｐ／Ｓ変換
器４６及びバッファ・メモリ５０は省略できる。
器４６及びバッファ・メモリ５０は省略できる。
第５図はブロック相関発生回路１６の別の回路構成例を
示す。ここでは、ｎ−ｐ＝ｍ／２を仮定している。６０
はｍビットの無相関データＤの入力端子、６２はｎビッ
トのスタッフ・データＳの入力端子、６４は入力端子６
０に入力するｍビットの無相関データＤの内の、下位（
ｎ−ｐ）ビットが下位側に入力し、入力端子６２のスタ
ッッフ・データＳが上位側に入力するラッチ回路である
。
示す。ここでは、ｎ−ｐ＝ｍ／２を仮定している。６０
はｍビットの無相関データＤの入力端子、６２はｎビッ
トのスタッフ・データＳの入力端子、６４は入力端子６
０に入力するｍビットの無相関データＤの内の、下位（
ｎ−ｐ）ビットが下位側に入力し、入力端子６２のスタ
ッッフ・データＳが上位側に入力するラッチ回路である
。
６６は選択スイッチであり、そのａ接点には、無相関デ
ータＤの上位（ｎ−ｐ）ビットが下位側に、スタッフ・
データＳが上位側に配置されるｎビット・データが入力
し、ｂ接点にはラッチ回路６４から出力されるｎビット
・データが入力する。６８はスイッチ６６を制御するタ
イミング制御回路、７０は出力端子である。
ータＤの上位（ｎ−ｐ）ビットが下位側に、スタッフ・
データＳが上位側に配置されるｎビット・データが入力
し、ｂ接点にはラッチ回路６４から出力されるｎビット
・データが入力する。６８はスイッチ６６を制御するタ
イミング制御回路、７０は出力端子である。
この回路はｍが小さく一定である場合に適している。例
えば、ｍ＝６、ｎ＝１、ｎ＝４の場合を例に説明すると
、入力端子６０に人力する無相関データＤの上位３ビツ
トの上位に、入力端子６２の１ビツトのスタッフ・デー
タＳを付加した４ビツトがスイッチ６６のａ接点に供給
される。また、無相関データＤの下位３ビツトの上位に
、入力端子６２の１ビツトのスタッフ・データＳを付加
した４ビツトがラッチ回路６４に供給される。スイッチ
６６は無相関データＤの入力周期の倍の周期でａ、
ｂ接点に交互に接続され、ラッチ回路６４は、スイッチ
６６がｂ接点に接続するタイミングまで入力をホールド
する。以上により、出力端子７０から、相関を持つ４ビ
ツトのデータ［） １ｍｌが得られる。
えば、ｍ＝６、ｎ＝１、ｎ＝４の場合を例に説明すると
、入力端子６０に人力する無相関データＤの上位３ビツ
トの上位に、入力端子６２の１ビツトのスタッフ・デー
タＳを付加した４ビツトがスイッチ６６のａ接点に供給
される。また、無相関データＤの下位３ビツトの上位に
、入力端子６２の１ビツトのスタッフ・データＳを付加
した４ビツトがラッチ回路６４に供給される。スイッチ
６６は無相関データＤの入力周期の倍の周期でａ、
ｂ接点に交互に接続され、ラッチ回路６４は、スイッチ
６６がｂ接点に接続するタイミングまで入力をホールド
する。以上により、出力端子７０から、相関を持つ４ビ
ツトのデータ［） １ｍｌが得られる。
［発明の効果コ
以上の説明から容易に理解できるように、本発明によれ
ば、無相関データを含むデータでもデータ相関を利用し
た直流及び低周波抑圧符号化により、直流及び低周波成
分の少ない符号を得ることができる。
ば、無相関データを含むデータでもデータ相関を利用し
た直流及び低周波抑圧符号化により、直流及び低周波成
分の少ない符号を得ることができる。
第１図は本発明の一実施例の構成ブロック図、第２図は
ブロック相関発生回路１６での処理内容の説明図、第３
図はスイッチ５２による多重化のフォーマット、第４図
はブロック相関発生回路１６の回路例、第５図はブロッ
ク相関発生回路１６の別の回路例である。 １０．１２，１４，４０，４２，６０，６２：入力端子
１６：ブロック相関発生回路 １８ニブロック化回路
２０；上位ビット付加回路 ２８：直流抑圧符号化回
路 ３０，５６．７０：出力端子 ４４．４６：パラレ
ル／シリアル変換器４８．５０：バソファ・メモリ ５
４ニジリアル／パラレル変換器 ６４：ラッチ回路
ブロック相関発生回路１６での処理内容の説明図、第３
図はスイッチ５２による多重化のフォーマット、第４図
はブロック相関発生回路１６の回路例、第５図はブロッ
ク相関発生回路１６の別の回路例である。 １０．１２，１４，４０，４２，６０，６２：入力端子
１６：ブロック相関発生回路 １８ニブロック化回路
２０；上位ビット付加回路 ２８：直流抑圧符号化回
路 ３０，５６．７０：出力端子 ４４．４６：パラレ
ル／シリアル変換器４８．５０：バソファ・メモリ ５
４ニジリアル／パラレル変換器 ６４：ラッチ回路
Claims (1)
- 無相関データの（ｎ−ｐ）ビット単位にｐビットの共通
データを付加し、データ相関を利用する符号化処理によ
り符号化することを特徴とする符号化方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113956A JP3052334B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
| US08/190,577 US5361066A (en) | 1990-04-27 | 1994-02-02 | Data processing device using data correlation |
| US08/299,421 US5604496A (en) | 1990-04-27 | 1994-09-01 | Data processing device using data correlation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113956A JP3052334B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410813A true JPH0410813A (ja) | 1992-01-16 |
| JP3052334B2 JP3052334B2 (ja) | 2000-06-12 |
Family
ID=14625423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113956A Expired - Fee Related JP3052334B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340317B2 (en) | 2000-12-20 | 2008-03-04 | Floodcooling Technologies, Llc | Method and apparatus for the creation of a tool |
-
1990
- 1990-04-27 JP JP2113956A patent/JP3052334B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340317B2 (en) | 2000-12-20 | 2008-03-04 | Floodcooling Technologies, Llc | Method and apparatus for the creation of a tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052334B2 (ja) | 2000-06-12 |
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Legal Events
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|---|---|---|---|
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