JPH04109337A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理装置に関し、特にストリングの操
作を高速で実行可能なデータ処理装置に関する。

［従来の技術］ −Ｃにマイクロプロセッサ等のデータ処理装置において
は、８ビツト、１６ビノト５または３２ビツトのデータ
（以下、それぞれのデータをエレメントと称す）を任意
の数だけ連続して並べたデータ（以下、これをストリン
グと称す）の転送、比較検索等の処理を行う。従来のデ
ータ処理装置においてそのような処理を行う場合、エレ
メント単位での転送、比較５検索をストリングの長さに
応した回数だけ反復することによって任意長のストリン
グの転送、比較、検索を実行していた。

このようなストリングの転送を行うマイクロプロセッサ
の従来例としては、例えばインテル社のｒ：４８６ＴＭ
　　ＰＲＯＣＥＳＳＯＲＰＲＯＧＲＡＭＭＥＲ’　　Ｒ
ＥＦＥＲＥＮｃＥ門Ａ７１ＵＡＬ　１９９０　Ｊの３．
６章に詳しく記載されている。

［発明が解決しようとする課題］ 従来のマイクロプロセッサ等のデータ処理Ｗｌ’？にお
いて、エレメント単位でのデータの転送、比較、検索を
行う場合、操作の対象となるエレメントｉｉ位のデータ
と、命令の終了を指定する比較値とを演′ｎ器で比較す
ることにより命令終了条件を検出している。しかし、エ
レメントのザイズが８ピノｌ−，１６ビソトである場合
、例えば３２ビット輻の演算器では残りの２４ビツト、
１６ビソ）・が比較に使用されず、ストリングの転送、
比較、検索を行う命令の実行に際し”ζ処理速度の高速
化が図れないう問題点があった。

本発明上述のような問題点を解決するためになされたも
のであり、ストリングを構成する各エレメントのビット
数が演算器のビット幅のたとえば２あるいはＡであるよ
うな場合に、ストリングを操作する命令を高速実行し得
るデータ処Ｐｌ装置の提供を目的とする。

［ａ！題を解決するための手段〕 本発明のデータ処理装置の第１の発明は、命令をデコー
ドする命令デコーダと、このデコーダに接続されていて
比較の対象となるデータを保持するレジスタと、比較す
るデータを保持するレジスタと、両レジスタに接続され
たたとえば３２ビソト幅の演算器と、この演算器による
たとえば各８ビツトのデータの比較結果について論理和
演算と論理積演算とをそれぞれ行う比較’ｌ’ＪＩ定回
路と全回路ｉｉｉえている。

また第２の発明では、ストリングの転送を行う命令をデ
コードする命令デコーダと、この命令デコーダに接続し
ていて操作の対象となるストリングの先頭アドレスを保
持するアドレスレジスタと、このアドレスレジスタに保
持されているアドレスで指定される複数のデータエレメ
ントにて構成されたデータをデータ入出力回路からフェ
ッチして保持するレジスタと、転送すべきストリングの
データと同数のデータエレメント数にて構成された比較
データを保持するレジスタと、両レジスタに接続された
たとえば３２ビ、ト幅の演算器と、この演算器の各８ピ
ントのデータの比較結果の論理和演算を行う比較判定回
路とを備えている。

また第３の発明では、ストリングの比較を行う命令をデ
コードする命令デコーダと、この命令デコーダに接続さ
れていて被比較ストリングのエレメント数を保持するレ
ジスタ（デクリメンタ）と、被比較ストリングの先頭ア
ドレスを保持するアドレスレジスタと、このアドレスレ
ジスタに保持されている７１ルスで指定される複数のデ
ータエレメントにて構成されたデータをデータ入出力回
路からフェッチして保持するレジスタと、比較ストリン
グの先頭アドレスを保持するアドレスレジスタと、この
アドレスレジスタのアＦ゛レスで指定される複数のデー
タニレメンｉ−からなるデータをデータ入出力回路から
フェッチして保持するレジスタと、両レジスタに接続さ
れた３２ビツト輻の演算器と、この演算器の各８ピント
のデータの比較結果とデクリメンタで計算された処理す
べき残りエレメント数とが演算器で一度に比較可能なエ
レメント数以下になった場合に検出される検出信号の論
理和演算を行う比較判定回路と有する。

［作用］ 本発明のデータ処理装置は、その第１の発明では、たと
えば８ビツト毎に検出された４つの比較結果の論理和演
算を比較判定回路で行うことによって各８ビツトのエレ
メントにて構成される４個のデータの比較を並列処理し
、各８ビツトについて検出された４つの比較結果の２つ
ずつの論理積の論理和演算を比較判定回路で行うことに
よって］６ビノｈのエレメントにて構成されるデータの
比較動作が２つ並列実行され、また各８ビツト毎に検出
された４つの比較結果の論理積演算を行うことによって
３２ビットサイズのエレメントにて構成されるデータの
比較動作が実行される。

また第２の発明では、たとえば８ビツト、１６ビノトの
エレメントサイズにて構成され、最後のデータエレメン
トのみが比較値と同一であるストリングデータを転送す
る命令を実行する場合、メモリからフェッチされた転送
対象エレメントを４つまたは２つ保持する３２ビｙ　Ｉ
・のレジスタの値と比較値を保持する３２ビツトのレジ
スタの値とをそれぞれの８ビツトまたは１６ビノト同士
で比較し、検出された４つまたは２つの比較結果の論理
和演算を比較判定回路で行うことによって、８ビツト１
６ビノトサイズのエレメントにて構成される転送対象デ
ータの最後のデータエレメントの検索１３作が並列に実
行され、−度に４つまたは２つのエレメントを同時に処
理する動作が反復されてス［・リングデータが転送され
る。

また第３の発明では、各８ピノ）・、１６ビノトのエレ
メントサイズにて構成される２つのストリングデータを
比較する命令を実行する場合、操作対象エレメントの数
をデクリメンタに保持し、メモリからフェッチされた２
つの比較対象ストリングをそれぞれ８ビツトサイズであ
れば４つまたは１６ビノトサイズであれば２つ保持する
３２ビットの２つのレジスタのイ直を各８ビツトまたは
１６ビソト同士で比較し、この比較結果とデクリメンタ
の値とが演算器で比較可能なエレメント数以下になった
時点で検出される検出信号との論理和演算を比較判定回
路で行うことにより、−度に複数のニレメンＩ・の比較
を並列に行う処理が反復されてストリングデータの比較
処理が行われる。

（以　下−余Ａ白） ・ご−ノ ［発明の実施例１ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）「ストリング命令の説明」 本発明のデータ処理装置は、データの転送あるいは算術
演算、シフト、論理演算等の命令を実行する他、ストリ
ング操作命令と称される４種類の命令を実行することが
可能である。

ストリングとは、８ビット、１６ビソトまたは３２ビツ
トのデータを任意の数だけ連続して並べたデータのクイ
ブである。ストリング操作命令には、ストリングの転送
を行う５Ｍ０Ｖ命令、ストリングの比較を行うＳＣＭＰ
命令、ストリングの中から特定の条件を満たず要素を捜
しだすＳ　Ｓ　ＣＨ命令、予め指定された値をストリン
グの要素として繰返し書込みを行う５ＳＴＲ命令等があ
る。

これらの命令は、８．１６または３２ビツトのデータに
て各１文字が表される文字列を処理する他、特定のビッ
トパターンのサーチ、メモリのブロック転送、構造体の
代入、メモリ領域のクリア等にも使用される。操作の対
象となるストリングの範囲を示す方法には、以下の２通
りの方法がある。

・ストリングの長さくエレメント数）を指定する方法 ストリングの終了を示す文字（ターミ不一り）を指定す
る方法 本発明のデータ処理装置ではストリング操作に際しては
エレメント数がパラメータとなっており、更に割出し条
件という形でターミネータあるいは命令の終了条件を与
えることができる。また、ストリング命令の割出し条件
として大小比較及び２値比較を含む豊富な割出し条件が
指定可能に構成されている。これらのストリング命令の
内の５Ｍ０Ｖ命令、　ＳＣＭＰ命令及び５Ｓ（Ｊｌ命令
は、所定のエレメント数を対象とした一回の転送、比較
、検索が終了する都度、次に操作されるべき全エレメン
トについてエレメント値と比較値とが比較されて割出し
条件がチヱソクされる。全てのエレメントで割出し条件
が成立しなかった場合は、所定のエレメント数だけ転送
、比較、検索が行われる。

以下では上述の４白令の内からｓｈｏｗ命令とＳＣＭＰ
命令とを例にとり、その処理方法を説明する。また、ス
）・リング命令の割出し条件として、２埴比較の条件を
指定した場合について説明する。

第１６図ｆ８＋は５Ｍ０Ｖ命令の、第１６図ｔｂ＋はＳ
　ＣＭ　１１命令のオペレーションコードをそれぞれ表
した模式図である。

第１６図ｆａｔ及びｉｂ）において、”ＳＸ”にて示さ
れている２ビツトはエレメントサイズとυ］出し条件の
比較値のサイズとを指定し、ＳＸ　＝”ＯＯ”であれば
８ビツトを、ＳＸ−“０１″であれば１６ビノトを、“
ｓ×−１０″であれぽ３２ビツトをそれぞれ指定する。

また、”ビにて示されている１ビットは、“ビー“０”
である場合にはストリング操作の処理をアドレスの増加
方向へ進めることを指定し、“ｂ”−”１”である場合
にはストリング操作の処理をアドレスの減少方向へ進め
ることを指定する。

更に、ｅｅｅｅ”にて示されている４ビツトは指定可能
な比較割出し条件を指定する。“ｅｅｅｅ”の４ビット
により指定可能な条件とそのピッ１−パターンとを第１
７図に示す。

各ピッ１−パターンにて指定可能な条件は具体的には大
小関係２等／不等関係及び条件無しである。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の全体構成を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェンチ部１．命令デコート部２、ＰＣ計算部
３．オペランドアドレス計算部４゜マイクロＲＯＭ部５
．データ演算部６．外部バスインクフェイス部７に分か
れる。

第１図ではその他に、ＣＰＵ外部ヘアドレスを出力する
アドレス出力回路８と、ＣＰＵ外部とデータを入出力す
るデータ入出力回路９とを他の機能ブロック部と分けて
示しである。

（２，１，）　　ｒ命令フェッチ部Ｊ 命令フェッチ部１には命令キャッシュ、命令キュー及び
その制御部等があり、次にフェッチすべき命令のアドレ
スを決定して命令キャッシュあるいはＣＰＵ外部のメモ
リから命令をフェッチする。

また、命令フェッチ部１は命令キャッシュへの命令登録
も行う。

次にフェッチすべき命令のアドレスは命令キューに入力
されるべき命令のアドレスとして専用のカウンタにおい
て計算される。分岐、ジャンプが発生した場合には、新
たな命令のアドレスがＰＣ計算部３またはデータ演算部
６から転送されてくる。

命令フェッチ部１がＣＰＩ＋外部のメモリから命令をフ
ェッチする場合は、フェッチすべき命令のアドレスを外
部バスインタフェイス部７を通じてアドレス出力回路８
からＣＰＵ外部へ出力し、データ入出力回路９から命令
コードをフェッチする。

バッファリングした命令コードの内、命令デコード部２
で次にデコードすべき命令コードが命令デコード部２へ
出力される。

（２，２）　　ｒ命令デコード部」 命令デコード部２では基本的には托ビット（ハーフワー
ド）単位で命令コードをデコードする。

この命令デコード部２には第１ハーフワードに含まれる
オペレーションコードをデコードするＦＨＷ（Ｆｉｒｓ
ｔ　ｔ（ａｉｒ　Ｗｏｒｄ）デコーダ、第２及び第３ハ
ーフワードに含まれるオペレーションコードをデコード
するＮＦＩ（Ｗ（Ｎｏｔ　Ｆｉｒｓｔ　Ｈａｌｆ　Ｗｏ
ｒｄ）デコーダアドレッシングモードをデコードするア
ドレソンングモードデコーダが含まれる。

また、Ｆｌ＋Ｗデコーダあるいは）ｉＦＢ−デコーダの
出力を更にデコートしてマイクロＲＯＭのエン）・リア
ト゛レスを計算する第２デコーダ、条件分岐命令の分岐
予測を行う分岐予測機構１オペランドアドレス計算に際
してパイプラインコンフリクトをチエツクするアドレス
計算コンフリクトチエ、り機構も含まれる。

命令デコード部２は命令フェッチ部１から人力された命
令コードを２クロツクにつき０乃至６ハイトの割合でデ
コードする。デコード結果の内、データ演算部６での演
算に関係する情報がマイクロＲＯＭ部５へ、オペランド
アドレス計算に関係する情報がオペランドアドレス計算
部４へ、ＰＣ計算に関係する情報がｐｃ計算部３へそれ
ぞれ出力される。

（２，３１ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５には主にデータ演算部６を制御する
マイクロプログラムが格納されているマイクロＲＯＭ、
　　マイクロシーケンザ、マイクロ命令デコーダ等が含
まれる。

マイクロ命令はマイクロ１ｉｏｎから２クロツクにつき
１度読出される。マイクロシーケンサはマイクロプログ
ラムにより示されるンーケンス処理の他に、例外１割込
及びトラップ（この３つを併せてＥＩＴと称す）の処理
をハードウェア的に受付ける。また、マイクロＲＯＭ部
５はストアバソファの管理も行う。マイクロＲＯＭ部１
部５には命令コードに依存しない割込み、演算実行結果
によるフラッグ情報と、第２デコーダの出力等の命令デ
コード部２の出力とが入力される。マイクロデコーダの
出力は主にデータ演算部６へ出力されるが、ジャンプ命
令の実行の際の他の先行処理中止情報等の一部の情報は
他のブロックへも出力される。

（２，４）　　ｒオペランドアドレス計算部Ｊオペラン
ドアドレス計算部４は、命令デコード部２のアドレス出
力回路等から出力されたオペランドアドレス計算に関係
する情報によりハードワイヤードに制御される。

このオペランドアドレス計算部４ではオペランドのアド
レス計算に関するほとんどの処理が行われる。メモリ間
接アドレッシングのためのメモリアクセスのアドレスあ
るいはオペランドアドレスがメモリにマツプされたＩ　
／　Ｏ領域に入るか否かのチエツクも行われる。

オペランドアドレス計算部４によるアドレス計算結果は
外部バスインクフヱイス部７へ送られる。

またこのオペランドアドレス計算部４におけるアドレス
計算に必要な汎用レジスタ及びプログラムカウンタの値
はデータ演算部６から人力される。

オペランドアドレス計算部４がメモリ間接アドレノソン
グを行う場合は、参照すべきメモリアドレスを外部バス
インクフェイス部７を通じてアドレス出力回路８からＣ
ＰＵ外部へ出力し、データ入出力部９から入力された間
接アドレス値を命令デコード部２をそのまま１ｌｉｌＪ
させてフェッチする。

（２，５）　　ｒＰｃ計算部Ｊ ＰＣ計算部３は命令デコード部２から出力されるＰＣ計
算に関係する情報でハードワイヤードに制御され、命令
のＰＣ（直を計算する。

本発明のデータ処理装置は可変長命令上ノドを有してお
り、命令をデコードした後でないとその命令の長さが判
明しない。このため、ＰＣ計算部３は命令デコード部２
から出力される命令長をデッド中の命令のＰＣ（ｉに加
算することにより、次の命令のＰＣ値を生成する。また
、命令デコード部２が分岐命令をデコードしてデコード
段階での分岐を指示した場合は、命令長の代わりに分岐
変位を分岐命令のｐｃ値に加算することにより分岐先命
令のＰＣ（直を計算する。

分岐命令に対して命令デコード段階で分岐を行うことを
本発明のデータ処理装置ではブリブランチと称する。

プリブランチの手法については特開昭６３−５９６３０
号公報及び特開昭６３−５５６３９号公報Ｇこおいて詳
しく述べられている。

ｐｃ計算部３の計算結果は各命令のｐｃ値として命令の
デコード結果と共に出力される他、ブリブランチ時には
次にデコードすべき命令のアドレスとして命令フェッチ
部１へ出力され、更に次に命令デコード部２でデコード
される命令の分岐予測のためのアドレスにも使用される
。

分岐予測の手法については特開昭６３−１７５９３４号
公報において詳しく述べられている。

（２，６）　　ｒデータ演算部」 データ演算部６はマイクロブ１１グラムによすＩＪ御さ
れ、マイクロＲＯＭ部５が出力する情報に従って各命令
の機能を実現するために必要な演算をレジスタと演算器
とで実行する。

演算対象となるオペランドがアドレスまたは即値である
場合には、データ演算部６はオペランドアドレス計算部
４で計算されたアドレスまたは即値を外部バスインタフ
ェイス部７を通じて得る。

また、演算対象となるオペランドがＣＰＵ外部のメモリ
にあるデータである場合には、データ演算部６はアドレ
ス計算部４で計算されたアドレスをバスインクフェイス
部７にアドレス出力回路８がら出力させ、これに応して
ＣＰＵ外部のメモリがらフＪ−７チしたオペランドをデ
ータ入出力回路９がら得る。

データ演算部６には、演算器としてはΔＬｌｌ　　バレ
ルシフタ１　プライオリティエンコーダ、カウンタ、ソ
フトレジスタ等が備えられている。レジスタと主な演算
器との間は３ハスで結合されており、１つのレジスタ間
演算を指示する１マイクロ命令は２クロツクサイクルで
処理される。

データ演算ｔこ際してデータ演算部６がＣＰＵ外部のメ
モリをアクセスする必要がある場合は、マイクロプログ
ラムの指示により外部ハスインクフェイス部７を通じて
アドレス出力回路８がらアドレスをＣＰＵ外部へ出力さ
せることにより、データ入出力回路９を通じて目的のデ
ータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は、デー
タ６４算部６は外部バスインクフェイス部７を通じてア
ドレス出力回路８がらアドレスを出力すると同時にデー
タ入出力回路９がらデータをＣＰＩＩ外部へ出力する。

オペランドストアを効率的に行うためにデータ演算部６
は４ハイドのストアバッファを有している。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部６が得た場合は、これを命
令フェッチ部１とＰＣ計算部３とへ出力する。

（２，７）　　ｒ外部バスインクフェイス部」外部バス
インタフェイス部７は本発明のデータ処理装置の外部バ
スでの通信を制御する。メモリのアクセスは全てクロッ
ク同期で行われ、最小２クロックサイクルで行うことが
できる。

メモリに対するアクセス要求は、命令フェッチ部ｌ、ア
ドレス計算部４．データ演算部６がらそれぞれ独立して
発生する。外部バスインクフェイス部７はこれらのメモ
リアクセス要求を調停する。

更に、メモリとＣＰ［Ｉとを結ぶデータバスサイズであ
る３２ビツト（ｌワード）の整置境界を跨ぐメモリ番地
にあるデータのアクセスは、この外部バスインクフェイ
ス部７内で自動的にワード境界を跨くことを検知して２
回のメモリアクセスに分解して行う。

ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドがらフェッチオペランドヘノバイパス処理もこ
の外部バスイ７り’）エイス部７において処理される。

（以　下　余：１白） （３）［ストリング命令の実行に関連するデータ演算部
構成」 第２図は、本発明のデータ処理装置のストリング命令の
実行に必要な要部の構成を示すブロック図である。まず
その構成について説明する。

参照符号１０．１＋、、　１２は３２ビツトバスであり
、それぞれＳｌハス、　Ｓ２ハス、ＤＯババス称される
。

１３、１４は、外部メモリをアクセスする際にアクセス
すべきアドレスを七）卜する３２ビツトのメモリアドレ
スレジスタであり、１３はＡＡＩレジスタと称され、１
４はＡＡ２レジスタと称される。両レジスタ１．３．１
４へのアドレスの入出力はそれぞれＳ１ハス１０を介し
て行われる。また、メモリアドレスレジスタ１．３．１
４にはカウント値指定しノスタ１．５．１６がそれぞれ
備えられており、′ド、°ト、“３”または“４”のイ
ンクリメント及びデクリメントが可能である。

】７はＮ個の３２ビットレジスタで構成されるレジスタ
ファイルであり、ＲＯレジスタからＩｔ（Ｉｔ−１）レ
ジスタＧこて構成されている。各レジスタ１１０．　Ｒ
１・・・は１１０バス１２からの入力経路と、Ｓ１バス
１０及びＳ２バス１１への出力経路とを（ＡＮえている
。

ＡＬＵレジスタ（Ａ）１．８と八１、Ｕレジスタ（Ｂ）
１９　とは共に３３ビツト　（３２ビット＋ｌピノｌ−
の拡張ビット）のレジスタであり、Ｓ１ハス１０とＳ２
ハス１１とからの入力経路及びＡＬυ２２への出力経路
とを有する。両Ａ１．．ｌＩレジスク１８．１９はサイ
ズ、符号に応じて入力データを３３ビットデータに符号
拡張または０拡張する。

ＡＬＵ２２はＡ１、Ｕレジスタ（Ａ）１８　とＡＬＵレ
ジスタ（Ｂ）１９とから送られてくるデータ間の加減算
及び論理演算を実行し、結果をＳレジスタ２７へ出力す
る。

また、Ａ１゜Ｕ２２は８ビット単位でデータの一致、不
一致を検出し、結果をストリング比較結果１゛す足回路
２３へ出力する。

２０はデクリメンタであり、Ｓ２ハス１１からの人力経
路とＤＯババス２及びＡ１．Ｕ２２への出力経路とを有
する。デクリメンタ２０は３２ビツト輻のレジスタであ
り、−度に“ビ、”２″、′３”または“４″だけデク
リメントするカウント値指定レジスタ２１と、自身の値
が“０′になった場合に“１″がセソｌ□されるゼロフ
ラグ部２６とを備えている。

２５、２８は３２ビツトのメモリデータレジスタ（１）
メモリデータレジスタ（２）であり、共に外部メモリへ
書込むデータあるいは外部メモリから続出されたデータ
を格納するためのレジスタである。両しジスク２５．２
８はＤＯババス２からの入力経路とＳ１バス１０及びＳ
２バス１１への出力経路とをそれぞれ備えている。

２４はメモリデータをワード整置するための！Ｉ！置装
路である。メモリをアクセスする際には必ず整置回路２
４を通じて行われる。

２３はストリング比較結果判定回路である。ＡＬＬ１２
２で比較された比較結果とデクリメンタ２０の値と、ス
トリング比較結果保持レジスタ２９の値とから、２つの
データに対して一致、不一致を検出してストリング命令
の実行を終了するか否かを決定する。

更にストリング比較結果判定回路２３は、デクリメンタ
２０の値を更新するカウント値指定レジスタ２１の値と
、メモリアドレスレジスタ１３．１４の値を更新するカ
ウント値指定レジスタ１５．１６の値とをセットする。

また、一致、不一致結果をストリング比較結果保持レジ
スタ２９に書込み、デスティネーション側に書込むソー
スデータのデータサイズを整置回路２４へ出力する。

ストリング比較結果保持レジスタ２９は５（ＪＩＰ命令
実行時に比較の対象となる第１のソースデータと比較値
との比較結果をストリング比較結果判定回路２３から入
力して保持し、第１のソースデータと第２のソースデー
タとを比較する際に再びストリング比較結果判定回路２
３へ比較結果を出力する。

（３，１）　　ｒＡＬＩＪの構成」 本発明のデータ処理装置は、命令の実行制御をマイクロ
プログラム制御方式で行っている。

第３図にＡＬＵ制御関係の各マイクロフィールドで指定
可能なオペレーションの定義内容を示す。

まず、この第３図を参照して各マイクロフィールドにつ
いて説明する。

ＳＵフィールドはＡＬｕ２２の符号拡張／ゼロ拡張を指
定する。＾ＬＵ２２は、ＡＬＵレジスタ（Ａ）１８また
はＡ　Ｌ　［、ルジスタ（Ｂ）１９にオペラン１′を取
込む際に符号拡張／ゼロ拡張を行う。

ＡＯＰフィールドはＡＬＩＩ２２が実行する演算を定義
する。本発明のデータ処理装置に使用されているＡＬＵ
２２は加算器を基本とした算術演算回路に論理積、論理
和などの論理演算回路の機能を有しており、ＡＯＰフィ
ールドの指定により加算、減算、論理積、論理和及び比
較の各演算を行う。

ＤへフィールドとＤＢフィーＪレドと（まそれぞれ＾Ｌ
Ｕレジスタ（Ａ）　＋８とＡＬＵレジスタ（Ｂ）１９と
の入力制御′ｎを指定する。具体的には、Ｓ１バス１０
またはＳ２バス１１）から入力したデータをそのままＡ
ＬＵ２２へ転送する。　Ｓｌバス１０またはＳ２ハス１
１から入力したデータを反転してＡＬＵ２２へ転送する
。　　ＡＬＵレジスタ（ＡＮ８またはＡＬＵレジスタ（
Ｂ）１９をクリアするデータ入力を行わないのいずれか
の処理が可能である。

ＺＡＡｌ−ルドはＡＬＩＩ２２がＳ２バス１０からＡＬ
Ｕレジスク（ＡＨ８にオペランドを取込む際に、符号／
ゼロ拡張を行うサイズをワード（３２ビツト）、　ハー
フワード（１６ビノ）−）４　ハイド（８ビツト）のい
ずれかで指定する。

ＺＢフィール１′はＡ１．１Ｉ２２がＳ２バス１１から
ＡＬＵレジスタ（Ｂ）　＋９にオペランドを取込む際に
、符号／ゼロ拡張を行うサイズをワード、ハーフワード
、ハイドのいずれかで指定する。

へ〇〇フィールドはＡＬＵ２２が実行した演結果をいず
れへ出力するか、またいずれのレジスタからり。

バス１２へ出力するかを指定する。具体的には、演算結
果をＡＬＩＩ２２へ戻す、Ｓレジスタ２７の内容をＤＯ
ハス１２へ出力する。　　ＡＬＩＩ２２からＤＯハス１
２への出力を禁止するのいずれかが指定可能である。

第４図は、本発明のデータ処理装置に使用されているＡ
ＬＵ２２のファンクションを、ＡＬＵ制１ｆｆｌｌ関係
の各マイクロフィールドで指定可能なオペレーノヨンの
組合せで定義した一覧表である。

ＡＬ１１２２は各命令の機能を実現するために必要な演
算を、マイクロプログラムの制御により各ファンクショ
ンを組合せることにより処理する。

第５図は本発明のデータ処理装置に備えられているＡＬ
Ｌ１２２の構成を示すブロック図である。

本発明のデータ処理装置に備えられているＡＬＵ２２は
、加算器を基本とした算術演算回路に論理積論理和等を
行うための論理演算回路の機能を併せ持っている。

第５図において、参照符号Ｂｏｏ〜Ｂ３１はＡＬＵ２２
の各１ビツト回路を示している。これらの各１ビツト回
路Ｂｏｏ−８３１はそれぞれＡＬＵレジスタ（＾）＋８
からの人力経路ＩＡ００−１八３１と、Ａ１．ｌＩレジ
スタ（８０９からの入力経路ＩＢＯＯ〜１８３１と、演
算結果をＳレジスタ２７へ出力する経路ｏＯＯ〜０３１
とを有している。

また、ＡＬｔ１２２は減算を行う際に値“１”が人力さ
れる入力経路３０と、演算結果がオーバフローまたはア
ンダーフローした場合にセットされる■フラグ、負にな
った場合にセットされるＬフラグ、加減算の桁上がり１
桁下がりを示すＸフラグ等を生成するための出力経路３
１も有している。更に、本実施例のＡＬＬ１２２は４ビ
ツト毎にＣＬＡ　（Ｃａｒｒｙ　Ｌｏｏｋｔｌ　ｅ　ａ
　ｄ　）　Ｃ１〜Ｃ４を有していて演算の高速化を図っ
ている。

また、ＡＬＩＩ２２は入力された二つのデータに対して
１ビツト毎に排他的論理和をとった値の反転信号を入力
とするＮＡｌＩＤゲート４１〜４８と、その出力信号を
人力とするＮＯＲゲー）５１〜５４と、その出力信号を
人力とするインバータ６１〜６４とを備えており、各Ｎ
ＯＲゲー）・５１〜５４の出カフ１〜７４と各インバー
タ６１〜６４の出力８１〜８４とをストリング比較結果
判定回路へ出力する経路を有する。

ＮＯＲゲー）５１の出力信号７１が”１”であれば１ハ
イド目のデータが一致した事を、ＮＯＲゲート５２の出
力信月７２が“１”であれば２バイト目のデータが一致
した事を、ＮＯＲゲート５３の出力信号７３が“ビであ
れば３バイト目のデータが一致した事を、ＮＯＲゲート
５４の出力信号７４が°１”であれば４ハイド目のデー
タが一致した事をそれぞれ示す。

インバータ６１の出力信号８１が“ビであれば１ハイド
目のデータが不一致した事を、インバータ６２の出力信
号８２が“１”であれば２バイト目のデータが不一致し
た事を、インバータ６３の出力信号８３が“ｌ”であれ
ば３バイト目のデータが不一致した事を、インバータ８
４の出力信号が“１”であれば４ハイド目のデータが不
一致した事をそれぞれ示す。

（３，２）、　　ｒストリング比較結果判定回路」第６
図はＡＬＩＩ２２．　　ストリング比較結果創定回路２
３、カウント値指定しノスタ１５．１．６及び２１．整
置回路２４．デクリメンタ２０．比較結果保持レジスフ
２９の接続関係の詳細を示したブロック圓である。

ＡＬＩＩ２２は１ハイド毎にデータの比較を行い、比較
が一致した場合に“１“になるＮＯＲゲート５１〜５４
の出力信号７１〜７４と不一致した時に“ビになるイン
バータ６１〜６４の出力信号８１〜８４とにて構成され
る８ビツトの信号９２をストリング比較結果判定回路２
３へ出力している。

デクリメンタ２０はその値が“４″以下の値になった場
合にその値を示ず２ビツトの信号９３をストリング比較
結果判定回路２３へ出力している。

またストリング比較結果判定回路２３は比較結果保持レ
ジスタ２９からの入力経路９７を有している。

ストリング比較結果判定回路２３は、Ｌ　Ｕ　２２の比
較結果とデクリメンタ２０の値とから比較値のデータサ
イズに応してデクリメンタ２０の値を更新するためのカ
ウント値指定レジスタ２１の値をセットする２ビットの
信号９４と、アドレスレジスタ１３．１４の値を更新す
るためのカウント値指定レジスタ１５１６の値をセット
する経路９５と、デスティ７−ンヨン側に書込むソース
データのデータサイズを示ず２ビツトの信号を整置回路
２４へ出力する経路９６と、比較結果を比較結果保持レ
ジスタ２９にセットする経路９８とを有している。

ストリング比較結果判定回路２３は、ＡＬＩＩ２２から
出力された１バイト毎の比較結果の論理和演算を行うこ
とにより、８ピノまたは１６ビソ１−のエレメントサイ
ズで構成されるストリングデータの比較動作を並列に行
い、更に各１バイトの比較結果を論理積演算することに
より、３２ビットのエレメントサイズで構成されるスト
リングデータの比較動作を行う。ストリング比較結果判
定回路２３が各カウント値指定レジスタ１５．１６．２
１へ出力する２ビットの信号９５．９４は、”００”＝
１．“０１”＝２．”１０”−３“１１″・４のカウン
タ稙のセノ］・をそれぞれ指定する。

また、整置回路２４へ出力される２ビツトの信号９６は
、“００２で１ハイド“Ｏビで２バイト、“１０”で３
ハイド“１どで４バイトのデータ幅をそれぞれ指定する
。

次に第６図に示されている回路構成の動作について具体
的に説明する。

ストリング比較結果判定回路２３の動作は、ストリング
命令の種類とタイミングにより以下の三通りに分かれる
。

第１は、５Ｍ０Ｖ命令実行時にＡ１２２の比較結果とデ
クリメンタ２０の値とから実行命令を終了するか否かを
決定し、カウント値指定レジスタ１５．１６２１の値と
整置回路２４へ出力するデータサイズの値とをセットす
る場合である。

第２は、ＳＣＭＰ命令実行時の第１のソースデータと比
較値とを比較するサイクルにおいて、ＡＬＩＩ２２の比
較結果のみから比較結果を比較保持レジスタ２９にセン
トする場合である。

第３は、ＳＣＭＰ命令実行時に第１のソースデータと第
２のソースデータとを比較するサイクルにおいて、比較
結果保持レジスタ２９の値と、ＡＬＩＩ２２の比較結果
と、デクリメンタ２０の値とから実行命令を終了するか
否かを決定し、カウント値指定レジスタ１５．１６．２
１の値をセントする場合である。

まず、５Ｍ０Ｖ命令実行時にス）　ＩＪソング較結果判
定回路２３がＡＬＵ２２の比較結果とデクリメンタ２０
の値とから、実行命令を終了するか否かを決定し、カウ
ント値指定レジスタ１５．１．６．２１の値と整置回路
２４へ出力するデータサイズの値とをセットする場合に
ついて説明する。

第７図ｉａｌ、　ｆｂｌ及び（Ｃ）は、ＡＬＵ２２での
比較結果からカウント値指定レジスタ１５．１６．２１
にセットする値と、整置回路２４へ出力するデータ幅の
値とを示す模式図であり、比較値のデータサイズが８ビ
ツト、１６ビツト、３２ビツトの場合をそれぞれ示して
いる。

第７図（δ）を参照してまず、比較値のデータサイズが
８ビツト（１バイト）である場合について説明する。

３２ビツトのソースデータＡ（０：３１）の第１バイト
Ａ（０ニア）で比較結果が一致すれば、カラン］・値指
定レジスタ１５．１６．２１の値はいずれも“１″にセ
ントされ、整置回路２４へ出力されるデータ幅の埴は１
バイ］・になる。ソーステ゛−夕の第２ハイド八（８：
１５）で比較結果が一致すれば、カウント値指定レジス
タ１５．１６．２１のイ直はいずれも２′にセットされ
、整置回路２４へ出力されるデータ幅の値は２ハイドに
なる。ソースデータの第３バイトＡ（１６：２３）で比
較結果が一致すれば、カウント値指定レジスタｌ５１６
、２１のイ直はいずれも”３”にセットされ、整置回路
２４へ出力されるデータ幅の値は３ハイドになる。

ソースデータの第４バイトＡ（２４：３］）で比較結果
が一致すれば、カウンｌ−値指定レジスタ１５．１６．
２１の値はいずれも“４”にセットされ、整置回路２４
へ出力されるデータ幅の値は４バイトとなる。

ＡＬＩＪ２２での比較結果がすべて不一致であれば、カ
ウント値指定レジスタ１５．１６．２１の値はいずれも
“４″にセットされ、整置回路２４へ出力されるデータ
幅の値は４ハイドとなる。

また、ソースデータの第１．第２ハイドＡ（０ニア）Ａ
（８：１５）で共に比較結果が一致すれば、１バイト目
の比較結果が優先されてカウント値指定レジスタ１．５
．１．６．２１のイ直はいずれも“１”にセットされ、
整置回路２４へ出力されるデータ幅の値は１ハイドとな
る。この場合、常にアドレスの小さいソースデータでの
比較結果が優先される。更に、カラントイ色指定レジス
タ２１に十ノドする七ノド（直よりもデクリメンタ２０
の値が小さければ、デクリメンタ２０の値がカウント値
指定レジスタ１．５．１６．２１の値になる。

次に第７図ｆｂ）を参照して、比較値のデータサイズが
２バイトである場合について説明する。

ソースデータＡ（０：３１）の第１．第２ハイドＡ（０
：１５）で比較結果が一致すれば、カウント値指定レジ
スタ２１の埴は“１”に、カウント値指定レジスタ１５
、１６の値は“２″にそれぞれセントされ、整置回路２
４へ出力されるデータ幅の値は２バイトになる。

ソースデータの第３．第４バイトＡ（１６：３１）で比
較結果が一致すれば、カウント値指定レジスタ２１の値
は“２”に、カウント値指定レジスタ１５．１６の値は
“４″にそれぞれセットされ、整置回路２４へ出力され
るデータ幅の値は４ハイドになる。

ＡＬＩＩ２２での比較結果がすべて不一致であれば、カ
ウント値指定レジスタ２１の値は“２″に、カランＩ・
値指定しジスク１５．１６の値は“４″にそれぞれセッ
トされ、整置回路２４へ出力されるデータ幅の値は４ハ
イドになる。

また、ソースデータの第１．第２バイトＡ（０：１５）
と第３．第４パイ）Ａ（１，６：３１）とで共に比較結
果が−ｔずれば、常にアドレスの小さいソースデータが
優先されてカウント値指定レジスタ２１の値は°１”に
、カウント値指定レジスタ１５．１６の値は”２”にそ
れぞれセットされ、整置回路２４へ出力されるデータ幅
の（直は２バイトになる。

更に、デクリメンタ２０の値が“１”である場合はソー
スデータの第３．第４ぽいバイトＡ（１６：３１）で比
較結果が一致するか、もしくはＡＬＵ２２での比較結果
がすべて不一致した場合でも、カウント値指定レジスタ
２１の値は“１″に、カウント値指定レジスタ１５．１
６の値は強制的に“２”にそれぞれセットされ、整置回
路２４へ出力されるデータ幅の値は２バイトになる。

最後に第７図＋Ｃ１を参照して、比較値のデータサイズ
が４バイトである場合について説明する。

この場合、比較結果が一致してもしなくても、カウント
値指定レジスタ２１の値はドに、カウント（色指定レジ
スタ１５．１６の（直は“４”にそれぞれセットされ、
整置回路２４へ出力されるデータ幅の値は４ハイドにな
る。

第８図ｆａｌ、　（ｂｉ及びｆｃ）は、ＳＣＭＰ命令実
行時の第１のソースデータと比較値とを比較するサイク
ルにおいて、ＡＬＵ２２の比較結果から比較結果保持レ
ジスタ２９にセットする値と、第１のソースデータと第
２のソースデータとを比較するサイクルにおいて、＾Ｌ
Ｕ２２での比較結果とデクリメンタ２０の値と比較結果
保持レジスタ２９の値とからカウント値指定レジスタ１
５．１６．２１にセントする値とを示した模式図であり
、比較値のデータサイズが８．１６３２ビツトの場合を
それぞれ示している。

まず第８図（ａ）を参照して、比較値のデータサイズが
８ビツト　（１バイト）である場合について説明する。

第１のソースデータ八（０・３１）と比較値とを比較す
るサイクルにおいて、第１のソースデータの第】ハイ）
Ａ（０ニア）で比較結果が一致すれば比較結果保持レジ
スタ２９は“１″に、第１のソースデータの第２ハイ）
Ａ（８：１．５）で比較結果が一致すれば比較結果保持
レジスタ２９は２”に、第１のソースデータの第３ハイ
ドＡ（１６：２３）で比較結果が一致すれば比軸結果保
持しジスク２９は“３”に、第１のソースデータの第４
ハイ）　Ａ　（２４：３１）で比較結果が一致すれば比
較結果保持レジスタ２９は“４”にそれぞれセットされ
る。

また、第１のソースデータの第１．第２ハイドＡ（０ニ
ア）、　　Ａ（８：１５）で共に比較結果が一致すれば
、１ハイド目の比較結果が優先されて比較結果保持レジ
スタ２９の値は“ドにセントされる。この場合、常にア
ドレスの小さいソースデータでの比較結果が優先される
。

また、第１のソースデータと第２のソースデータとを比
較するサイクルにおいて、第１のソースデータの第１ハ
イド＾（０４）で比較結果が不一致すればカウント値指
定しジスク１５．１６．２１の値はいずれも”ビにセッ
トされ、第１のソースデータの第２バイｔ−Ａ（８：１
５）で比較結果が不一致すればカラントイ色指定レジス
タ１５．１６．２１のイ直はいずれも“どにセットされ
、第１のソースデータの第３ハイｌ−Ａ（１６：２３＞
で比較結果が不一致ずればカウント値指定レジスタ１５
．１６．２１の植はいずれも“３”にセットされ、第１
のソースデータの第４ハイド＾（２４：３１）で比較結
果が不一致ずればカウンＩ−値指定レジスタ１５．１６
．２１の（直は”４″いずれもにセ。

トされる。

なお、不一致の検出がなされない場合には、カウント値
指定レジスタ１５．１６．２１の値はいずれも“４″に
セントされる。

また、第１のソースデータの第１．第２バイトＡ（０ニ
ア）、　　Ａ（８：１５）で共に比φ；結果が不一致す
れば、１バイト目の比較結果が優先されてカウント値指
定レジスタ＋５．１６．２１の値はいずれも“ビに七ソ
卜される。この場合、常にアドレスの小さいソースデー
タでの比較結果が優先される。但し、カウント値指定し
ジスク１５．１６．２１にセットされる値力く、デクリ
メンタ２０の（直または第１のソースデータと比較値と
の比較結果を保持する比較結果保持レジスタ２９の値の
いずれかよりも大きい場合は、デクリメンタ２０の値か
第１のソースデータと比較値との比較結果とを保持する
比較結果保持レジスタ２９の内のいずれか小さい値がカ
ウント値指定レジスタ＋５．１６．２１の値とされる。

次に第８図山）を参照して、比較値のデータサイズが２
バイトである場合について説明する。

第１のソースデータと比較値とを比較するサイクルにお
いて、第１のソースデータの第１．第２バイトＡ（０：
１５）で比較結果が一致すれば比較結果保持レジスタ２
９は“１”に、第１のソースデータの第３．第４パイ）
Ａ（１６：３１）で比較結果が一致すれば比較結果保持
レジスタ２９は“２″にそれぞれセットされる。

また、第１のソースデータの第１．第２バイトＡ（０：
１５）　　と第３．第４バイトＡ（１６：３１）とで共
に比較結果が一致すれば１バイト目の比較結果が優先さ
れて比較結果保持レジスタ２９の値は“ドにセントされ
る。この場合、常にアドレスの小さいソースデータでの
比較結果が優先される。

また、第１のソースデータと第２のソースデータとを比
較するサイクルにおいて、第１のソースデータの第１．
第２パイ）Ａ（０：１５）で比較結果が不一致すればカ
ウント値指定レジスタ１５．１６．２１の（直はいずれ
も“１”にセットされ、第１のソースデータの第３．第
４パイ）Ａ（１，６：３１）で比較結果が不一致すれば
カウント値指定レジスタ１５．１６．２１の値はいずれ
も“２″にセットされる。

なお、不一致の検出がなされない場合には、カウンｌ−
値指定レジスタ１５．１６．２１の値はいずれも“２”
にセットされる。

また、第１のソースデータの第１．第２バイトＡ（０：
１５）　　と第３．第４バイトＡ（１６：　３１）　と
で比較結果が共に不一致すれば、常にアドレスの小さい
ソースデータが優先されてカウント値指定しジスク１５
．１６．２１の（直はいずれも“げにセットされる。

但し、カウント値指定しジスク！５．１６．２１にセン
トされる値が、デクリメンタ２０の値か第１のソースデ
ータと比較値との比較結果を保持する比較結果保持レジ
スタ２９の値のいずれかよりも大きい場合は、デクリメ
ンタ２０の値か第１のソースデータと比較値との比較結
果を保持する比較結果保持レジスタ２９の値の内のいず
れか小さい値がカウント値指定レジスタ１５．１６．２
１の値となる。

最後に第８図（Ｃ１を参照して、比較値のデータサイズ
が４バイトである場合について説明する。

第１のソースデータと比較値とを比較するサイクルにお
いて、第１のソースデータと比較値との比較結果が一致
すれば比較結果保持レジスタ２９は“ドにセットされる
。

また、第１のソースデータと第２のソースデータとを比
較するサイクルにおいて、第１のソースデータＡ（０：
３１）で比較結果が不一致すれば、カウント値指定レジ
スタ１５．１６．２１の値はいずれも“１”にセットさ
れる。

（３，３）　　ｒクロ、り信号」 第９図は第２図のブロック図に示されている各構成要素
を制御するために用いられるクロック化ぢのタイミング
チャートである。

ＰＩＩＡ、　Ｐｌ−ＩＢ、　Ｐ）ＩＣ，ｐＨｌ］はノｌ
−重復の４相クロツクであり、クロックＩ”ＨＡの立」
二がりからりｌコックＩ’ｌｌＡ次のの立上がりまでの
期間が１サイクルである。

第２図に示されている各構成要素は、これらのクロック
に従って以下のように制御される。

Ｓ１バス１０及びＳ２バス１１はクロ、りＰＩＩＡが“
１″の期間に有効となり、ＤＯハス１２はクロックＰＩ
ＩＤが“ｌ”の期間に有効となる。また、ＡＬ［Ｉ２２
．メモリアドレスレジスタ１３及び１４．デクリメンタ
２０のカウント機能は、クロックＰＨＢ及びＰＨＣが”
１”の期間に動作するように構成されており、１サイク
ルで１回の演算が行われる。具体的には、クロックＰＩ
ＩＡが“１″の期間にデータがＳ１バス１０．　Ｓ２バ
ス１１へ出力され、それが各演算回路に取込まれ、クロ
ックＰＨＢ、　ＰＨＣが“１”の期間に演算が行われる
。演算結果は、クロックＰＩＩｎが“１”の期間にＤＯ
ババス２へ出力され、レジスタに取込まれる。

また、メモリのアクセスについては、メモリがノーウェ
イトで動作する場合には１サイクルで行われる。データ
のメモリへの書込み１メモリからの読出しは以下のよう
に行われる。

メモリからのデータの読出しが指定されると、１サイク
ルで外部メモリからデータが続出され、次のサイクルの
クロックＰ）ＩＡが“１″の期間にはメモリデータレジ
スタを介してＳ１バス１０またははＳ２バス１１に供給
することができる。データをメモリに書込む場合には、
クロックＰＩ（Ｄが“１“の期間にデータがメモリデー
タレジスタに書込まれれば、そのデータは次のサイクル
中にメモリに書込まれる。

＋４１　ｒｓＭＯＶ命令の説明」 第１０図は５Ｍ０Ｖ命令のオペランドを示す模式図であ
る。

５Ｍ０Ｖ命令のオペランドは、レジスタファイル１７中
のＲＯレジスタ、　Ｒ１レジスタ、　Ｒ２レジスタ、　
Ｒ３レジスタに格納される。　ＲＯレジスタにはソース
側ストリングの先頭アドレス（ソースアドレス）が、旧
レジスタにはデスティネーション側の先頭アドレス（デ
スティネーションアドレス）が、Ｒ２レジスタにはスト
リングの長さを表すエレメント数が、Ｒ３レジスタには
比較割出し条件の比較値がそれぞれセントされる。

第１１図ｆａ＋、　（ｂｌ及びｆｃｌは５Ｍ０ｖ命令実
行時に、Ｄｏハス１２からＲ３レジスタに比較値をセッ
トする際のＲ３レジスタの動作を説明する模式図である
。

第１１図ｆ８＋に示す如く、比較値のサイズが８ビ。

トである場合、ＤＯババス２のデータＤｏ（２４：３］
）がｌ１３レジスタのＲ３（０ニア）、　Ｒ３（８：１
５）、　Ｒ３（１６：２３）　　Ｒ３（２４：３１）に
それぞれセントされる。

また第１１図（ｂｌに示す如く、比較値のサイズが１６
ビ・７１・である場合、００バスエ２のデータＤＯ（１
６：３１）がＲ３レジスタのＲ３（０：１５）、　Ｒ３
（１６：３１）にそれぞれセットされる。

更に第１１図（Ｃ）に示す如く、比較値のサイズが３２
ビツトである場合、ＤＯハス１２のデータＤＯ（０：３
１）がＲ３レジスタのＲ３（０：３１）にセットされる
。

第１２図は、ＳＭＯν命令の動作について説明した模式
図である。

ＳＭＯν命令はスＩ・リングを転送する命令である。

具体的にはＳ？ｌＯＶ命令は、指定された割出し条件と
エレメント数とに対して、メモリから読出したソスデー
タと比較割出し条件の比較値とを比較し、デスティイ・
−ジョンへの書込みを行う。−回の転送が終わる都度、
ソースデータとＲ３レジスタに格納された比較値とが比
較され、割出し条件のチエツクが行われる。割出し条件
が成立した場合、命令はその時点以後の処理を行わずに
終了する。全てのエレメントで割出し条件が成立しなか
った場合は、Ｒ２レジスタに格納されたエレメント数だ
けデータが転送される。

また、以下のＳ間Ｖ命令の処理の例では操作の対象とな
るソースデータとデスティネーションデータとは全て３
２ビツト　（ワード）の整置境界」−にあるデータに限
定する。操作の対象となるデータが３２ビツト（ワード
）の整置境界を跨く場合は、ハスインタフェース部７の
メモリに対するアクセス回数が増えるため、読出したデ
ータと書込りべきデータとに対してデータのシフ［−動
作と連結動作とを行ってデータを整置する必要があるが
、その処理方法については、特願昭６４−８８８３７℃
に詳しく述べられている。

（４，１）　　ｒｓＭＯＶ命令の処理１次に、本発明の
データ処理装置において１つのエレメントが８ビツトで
構成される４０ビット（５ワード）サイズのストリング
データを５Ｍ０Ｖ命令でアドレスの増加方向へ処理する
動作を、第１３図のフローチャー１・を参照して説明す
る。

但し、操作の対象となるストリングデータは、最後のエ
レメントのみが比較値と同一であるものとする。また、
エレメント数を“１０”とする。なお、ソースデータの
アトルスを“ｍ′、デスティネーションデータのアドレ
スを“ｎ″とし、ＲＯレジスタとＲ１レジスタとにそれ
ぞれセットされているものとする。また、ストリングの
長さを表すエレメント数がＲ２レジスタに、割出し条件
の比較値がＲ３レジスタにそれぞれ七ソｌ□されている
ものとする。更に、比較条件はソースデータと比較値と
が等しい場合に成立するものとする。

第１サイクルＣ１ｌにおいて、Ｒ２レジスタの内容（エ
レメント数）がデクリメンタ２０にセットされ、ＲＯレ
ジスタの内容（ソースアドレス）がＡＡ２レジスタ　（
メモリアドレスレジスタ）１４にセットされる。

第２サイクルＣ１２において、Ｒ１１／ジスタの内容（
デスティネーションアドレス）力＜ＡＡ　ルジスタ（メ
モリアドレスレジスタ）１３にセットされ、ＡＡ２レジ
スタ１４に格納されているソースアドレスに従ってソー
スデータが外部メモリからワードのデータサイズで読込
まれ、メモリデータレジスタ２５に格納される。

第３サイクルＣＩ３において、メモリデータレジスタ２
５の内容（ソースデータ）とＲ３レジスタの内容（１ヒ
較値）とがＡＬＩＩ２２により比較される。ＡＬ［１２
２は８ビット単位でデータを比較し、比較結果をストリ
ング比較結果判定回路２３へ出力する。操作の対象とな
っているストリングデータは、５ハイド目のみが比較値
と同一であるので、４バイト目までのデータ比較では一
致が検出されない。ストリング比較結果判定回Ｖ！Ｉ２
３は、＾ＬＵ２２での比較結果とデクリメンタ２０の値
とから、次のサイクルでデクリメンタ２０の値を更新す
るカウント値指定レジスタ２１の値“４”と、ソースア
ドレスとデスティネーションアドレスとを更新するカウ
ント値指定レジスタ１５．１６の値１４”とをセットし
、デスティネーションにデータを書込む際のデータサイ
ズの情報“４″を整置回路２４へ出力する。

第４サイクルＣ１４において、デクリメンタ２０の値を
“４”だけデクリメントして“６”とし、この値をＲ２
レジスタへ戻す。また、ＡＡＩレジスタ１３に格納され
ているデスティネーションのアドレス“１に従って、ソ
ースデータを外部メモリに書込も。

更に、ＡＡＩレジスタ１３とＡＡ２レジスタ１４との（
直をインクリメントし、ソースアドレスのイ直とデステ
ィネーションアドレスの（直とをそれぞれ”ｎ＋４”　
と石÷４”とに更新する。

第５サイクルＣＩ５において、ＡＡ２レジスタ１４のイ
直（ソースアドレス）をＩ？Ｏレジスタへ戻す。

第６サイクルＣ１，６において、ＡＡＩレジスタ１３の
値（デスティ７−ジョンアドレス）をＲ】レジスタへ戻
す。そして、前述の第３サイクルにおいて比較割出し条
件が成立しているか、あるいは第４サイクルにおいて更
新したデクリメンタ２０の値がゼロであれば命令の実行
を終了する。ここで、比較割出し条件は不成立であって
デクリメンタ２０の値は”６”となっているので、ＡＡ
Ｉレジスタ１４に格納されたソースデータのアドレスに
従って、データを外部メモリから読込んでメモリデータ
レジスタ２５に格納する。そして再び、第３サイクルＣ
Ｉ３の処理に戻る。

第２回目の第３サイクルＣ１３において、メモリデータ
レジスタ２５の内容とＲ３レジスタの内容とがＡＬＵ２
２で比較される。　　ＡＬＩＪ２２は８ビット単位でデ
ータを比較し、比較結果をストリング比較結果判定回路
２３へ出力する。操作の対象となっているストリングデ
ータは、５バイト目のみが比較値と同一であるので、Ａ
ＬＵ２２が比較した１バイト目で一致が検出される。

ストリング比較結果判定回路２３は、比較割出し条件の
成立を検出して実行命令を終了することを決定する。ま
た、ストリング比較結果判定回路２３はＡＬＩＪ２２で
の比較結果とデクリメンタ２０の値とから、次のサイク
ルでデクリメンタ２０の値を更新するカウント値指定レ
ジスタ２１の値“１″と、ソースアドレスとデスティネ
ーションアドレスとを更新するカウント値指定レジスタ
１５．１６の値“１”とをセットし、デスティネーショ
ンにデータを書込む際のデータサイズの情報“１”を整
置回路２４へ出力する。

第２回目の第４サイクルＣ１４において、デクリメンタ
２０の値が“１″だけデクリメントされて“５“となり
、この値がＲ２レジスタへ戻される。また、ＡＡＩレジ
スタ１３に格納されているデステイネ・−ジョンアドレ
ス１千４°に従って、ソースデータが外部メモリに書込
まれる。更に、＾Ａルジスタ１３のイ直とＡＡ２Ａ２レ
ジスフ１イ直とがインクリメントされ、ソースアドレス
の（直とデスティネーションアドレスの値とがそれぞれ
“ｎ４５”と“ｍ＋５”とに更新される。

第２回目の第５サイクルＣ１５において、＾Ａ２レジス
タ１４の（直がＲＯレジスクへ戻される。

第２回目の第６サイクルＣ１６において、＾Ａルジスタ
１３の値がＲ１レジスタへ戻される。第２回目の第３サ
イクルＣ１３において比較割出し条件が成立しているの
で命令の実行は終了する。

＋５１ｒｓｃ門Ｐ命令の説明」 第１４図はＳＣＭＰ命令のオペランドを示す模式図であ
る。

ＳＣＭＰ命令のオペランドは、レジスタファイル１７中
のＲＯレジスタ、　Ｒ１レジスタ、　Ｒ２レジスタ、　
Ｒ３レジスタに格納される。ＲＯレジスタには第１のソ
ース側ストリングの先頭アドレス　（ソースアドレス）
が、Ｒ１レジスタには第２のソース側ストリングの先頭
アドレス　（ソースアドレス）が、Ｒ２レジスタにはス
トリングの長さを表すエレメント数が、Ｒ３レジスタに
は比較割出し条件の比較値がそれぞれセットされる。

このＳＣＭＰ命令実行時に、ＤＯババス２からＲ３レジ
スタに比較値をセントする時のＲ３レジスタの動作は、
比較値のサイズが８ビツトの場合、１６ビツトの場合及
び３２ピントの場合のいずれも前述の第１１図に示した
Ｓ？ＩＯＶ命令の場合と同様である。

ＳＣＭＰ命令はストリングを比較する命令である。

具体的には、ＳＣＭＰ命令は指定された割出し条件とエ
レメント数とに対して、メモリから読出された第１のソ
ースデータと比較割出し条件の比較値とが比較されて割
出し条件のチエツクが行われる。

次に、第１のソース側と第２のソース側のエレメントと
の比較を行い、エレメントの不一致、あるいは割出し条
件の成立により、命令はそれ以後の処理を続けずに終了
する。すべてのエレメントが一致し、且つ割出し条件が
成立しなかった場合、Ｒ２レジスタに格納されたエレメ
ント数だけ転送が行われる。

また、以下のＳＣＭＰ命令の処理の例では、前述のＳ？
ＩＯＶ命令の場合と同様に、丘作の対象となる第１のソ
ースデータと第２のソースデータとは全て３２ビツト（
ワード）の整置境界上にあるデータに限定する。操作の
対象となるデータが３２ビツト　（ワード）の整置境界
を跨ぐ場合は、バスインタフェース部７のメモリに対す
るアクセス回数が増加するため、読出したデータに対し
てはデータのソフト動作と連結動作とを行ってデータを
整置する必要があるが、その処理方法については、特願
昭６４８８８３７号に詳しく述べられている。

（５，１）　　ｒＳＣ門Ｐ命令の処ｉ１Ｊ次に、本発明
のデータ処理Ｈａにおいて１つのエレメントが８ビツト
で構成される３２ビツトの第１のソースストリングデー
タと第２のソースストリングデータとをＳＣＭＰ命令で
アドレスの増加方向に比較処理する動作を、第１５図の
フローチャートを参照して説明する。

但し、第１のソースデータと第２のソースデータとは同
一のデータであるとし、第１のソースデータには比較値
と同一エレメントが含まれていないものとする。なお、
第１のソースデータのアドレスをＫ”、　第２のソース
テ゛−夕の７１゛レスを”し”とし、ＲＯレジスクとＲ
１レジスタとにそれぞれ七ノドされているものとする。

更に、ストリングの長さを表すエレメント数゛４”がＲ
２レジスタに、割出し条件の比較値がＲ３レジスタにそ
れぞれセットされているものとする。なお、比較条件は
ソースデータと比較値とが等しい場合に成立するものと
する。

第１サイクルＣ２１において、Ｒ２レジスタの内容（エ
レメント数）がデクリメンタ２０にセ・ツトされ、ＲＯ
レジスタの内容（第１のソースアドレス）がＡＡ２レジ
スタ１４にセットされる。

第２サイクルＣ２２において、ｌ？ｌレジスタの内容（
第２のソースアドレス）がＡＡＩレジスタ１３にセント
され、ＡＡ２レジスタＩ４に格納されている第】のソー
スデータのアドレス”Ｋ″に従ってソースデータが外部
メモリからワードのデータサイズで読込まれ、メモリデ
ータレジスタ２５に格納される。

第３サイクルＣ２３において、メモリデータレジスタ＋
１１２５の内容（第１のソースデータ）とＲ３レジスタ
の内容（比較値）とがＡＬＵ２２で比較される。

ＡＬＵ２２は８ビット単位でデータを比較し、比較結果
をストリング比較結果判定回路２３へ出力する。

第１のソースアドレスには比較値と同一のエレメントは
含まれていないので、ＡＬＵ２２は比較結果が一致しな
いことを示す情報をストリング比較結果判定回路２３へ
出力する。

ストリング比較結果判定回路は、Ａ　１．１１２２から
出力された４ビツトの信号の論理和演算を行って比較が
一致しない事を検出し、比較結果を比較結果保持レジス
タ２４に保持させる。

また、Ａ＾ルジスタ１３に格納されている第２のソース
データのアドレス“Ｌ”に従ってソースデータが外部メ
モリからワードのデータサイズで読込まれ、メモリデー
タレジスタ＋２１２８に格納される。

第４サイクルＣ２４において、メモリデータレジスタ１
ｌ）２５の内容（第１のソースデータ）とメモリデータ
レジスタ＋２１２８の内容（第２のソースデータ）とが
ＡＬＵ２２で比較される。＾ＬＵ２２は８ビット単位で
データを比較し、比較結果をストリング比較結果判定回
路２３へ出力する。ここで、第１のソースデータと第２
のソースデータとは同一データであるのでＡＬＵ２２に
よる比較結果は全て一致し、不一致のエレメントは検出
されない。

ストリング比較結果判定回路２３は、Ａｔ、０２２によ
る比較結果とデクリメンタ２０の値が“４”以下になっ
た場合に検出される検出信号との論理和演算を行い、こ
の結果から実行命令を終了する決定を行う。また、前サ
イクルで比較結果保持レジスタ２４に保持された第１の
ソースデータと比較値との比較結果情報は一致エレメン
トが検出されなかったので無視される。更に、次のサイ
クルでデクリメンタ２０の値を更新するカウント値指定
レジスタ２１の値“４′と、第１のソースアドレスと第
２のソースアドレスとを更新するカウント値指定レジス
タ１５、　］（ｉの値°４”とをセットする。

第５サイクルＣ２５において、デクリメンタ２０のイ直
が“４″デクリメン］・され、このイ直がＲ２レジスタ
へ戻される。また、＾Ａルジスタ１３の値とＡＡ２レジ
スタＩ４の値とがインクリメントされることにより、第
１のソースアドレスの値と第２のソースアドレスの値と
がそれぞれ“Ｋ＋４”、”Ｌ＋４２に更新される。

第６ザイクルＣ２６において、ＡＡ２レジスタ１４の値
が１１０レジスタへ戻れる。

第７サイクＪしＣ２７において、ＡＡＩレジスタ１３の
値がＲ】レジスタへ戻される。この場合、前記第３ザイ
クルにおいて、比較割出し条件が成立しているので命令
の実行が終了する。

［発明の効果］ 以上に詳述した如く本発明のデータ処理装置の第１の発
明では、たとえば各日ビット同士について検出された４
つの比較結果の論理和演算と論理積演算とからそれぞれ
８ビソロ１６ビソト、３２ピツ）のエレメントにて構成
されるデータの比較動作を同一のハードウェアで行うこ
とが可能になるので、８ビツトのエレメントにて構成さ
れるデータの比較動作を４つ並列に、１６ビノトのエレ
メントにて構成されるデータの比較動作を２つ並列に共
に一度の処理で実行可能になるので、高速な比較動作を
処理するハードウェアが実現される。

また第２の発明では、たとえば８ピノｌ−，１６ビツト
サイズのエレメントにて構成されるスＩ・リングデータ
の転送動作を、転送対象データの最後のデータエレメン
トのサーチ動作を並列に行いつつ、−度の処理で４つま
たは２つのエレメントのデータ転送が行えるので、８ビ
ツト、１６ビソトのエレメントサイズにて構成され、Ｈ
＆のデータエレメントのみが比較値と同一であるストリ
ングデータを転送する命令を高速に実行するマイクロプ
ロセッサが実現される。

更に第３の発明では、たとえば８ビツト１６ビツトサイ
ズのエレメントにて構成されるストリングデータの比較
動作を、操作対象のエレメント数と比較結果とから一度
の処理で４つまたは２つのエレメントの比較を並列に行
うことが可能になるので、ストリングデータの比較を行
う命令を高速に実行するマイクロプロセッサが実現され
る。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の構成を示すフロック
図、 第２図は本発明のデータ処理装置におけるデータバス部
の内、５Ｍ０Ｉ／命令の実行に必要な部分の構成を示す
ブロック図、 第３図はＡＩ、Ｕ制御関係の各マイクロフィールドで指
定可能なオペレーションの定義内容を示ステップ模式図
、 第４図はＡＬＵのファンクションの定義内容を示す一覧
図、 第５図は本発明のデータ処理装置に備えられているＡＬ
Ｕの詳細な構成を示すブロック図、第６図は本発明のデ
ータ処理装置に備えられているＡＩ、Ｕ、　ストリング
比較結果判定回路、デクリメンタ、カウント値指定レジ
スタ及び整置回路相互間の接続関係を示す模式図、 第７図は本発明のデータ処理装置に備えられているスト
リング比較結果判定回路によりセットされる各カウント
値指定レジスタの値と整置回路に出力されるデータサイ
ズの値とを示す模式図、第８図は本発明のデータ処理装
置に備えられているストリング比較結果判定回路により
セットされる各カウント値指定レジスタの値と、第１の
ソースデータと比較値との比較結果を保持するレジスタ
に出力される比較結果の値とを示す模式図、第９図は本
発明のデータ処理装置における内部クロックのタイミン
グを示すタイミングチャート、第１０図は５Ｍ０Ｖ命令
のオペランドを示す模式図、第１１図は５Ｍ０Ｖ命令及
びＳＣＭＰ命令実行時にＤｏババスらＲ３レジスタにデ
ータを格納する際のＲ３レジスタの動作を説明する模式
図、 第１２図は５Ｍ０Ｖ命令の動作を説明する模式図、第１
３図は本発明のデータ処理装置において５Ｍ０Ｖ命令を
処理する場合のフローチャート、第１４図はＳＣＭＰ命
令のオペランドを示す模式図、第１５図は本発明のデー
タ処理装置においてＳＣＭＰ命令を処理する場合のフロ
ーチャート、第１６図は５Ｍ０Ｖ命令とＳＣＭＰ命令と
のオペレーションコードを示す模式図、 第１７図は５Ｍ０Ｖ命令とＳＣＭＰ命令とで指定可能な
比較条件とビ・ノドパターンとを示す模式図である。 １０・・・Ｓ１バス　　１１・・・Ｓ２バス　　１２・
・・Ｄｏハス１５、１６・・・メモリアドレスレジスタ
　　Ｉ７・・・レジスタファイル　　１８・・・ＡＬＩ
Ｉレジスク（Ａ）　　１９・・・ＡＬＩＩレジスタ（Ｂ
）　　２２・・・ＡＬ［ｌ　　　２０・・・デクリメン
タ２５２８・・・メモリデータレジスタ　　２４・・・
整置回路　　２３・・・ストリング比較結果判定回路な
お、図中、同一符号は同一、又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）ｎ個の第１のサイズのデータエレメントを同時に
   処理する第１の命令及び前記第１のサイズのｎ（ｎは２
   以上の整数）倍のサイズである第２のサイズのデータエ
   レメントを１個ずつ処理する第２の命令をデコードする
   命令デコード手段と、 前記命令デコード手段に接続されていて、 第１のデータエレメント群を保持する第１のレジスタと
   、 前記命令デコード手段に接続されていて、 第２のデータエレメント群を保持する第２のレジスタと
   、 前記第１及び第２のレジスタに接続してい て、前記第１のデータエレメント群と前記第２のデータ
   エレメント群とのそれぞれ対応するデータエレメント同
   士を比較する比較手段と、 前記命令デコード手段が前記第１の命令を デコードした場合に前記命令デコード手段の出力に従っ
   て、前記比較手段による各データエレメント同士の比較
   結果を論理和演算することによりｎ組の前記第１のサイ
   ズのデータエレメントの比較処理を並列実行する第１の
   判定手段と、前記命令デコード手段が前記第２の命令を
   デコードした場合に前記命令デコード手段の出力に従っ
   て、前記比較手段による比較結果を論理積演算すること
   により１組の前記第２のサイズのデータエレメントの比
   較処理を実行する第２の判定手段とを有する比較結果判
   定手段と を備えたことを特徴とするデータ処理装置。
2. （２）命令をデコードする命令デコード手段と、外部メ
   モリとの間でデータを入出力するデータ入出力手段と、 前記外部メモリのアドレスをそれぞれ保持 する第１、第２のアドレスレジスタと、 前記第１のアドレスレジスタが指定する前 記外部メモリのアドレスから始まるメモリ領域から前記
   データ入出力手段を通じてフェッチしたｎ個のデータエ
   レメントからなる第１のデータエレメント群を保持する
   第１のレジスタと、 各エレメントが同一の所定値であるｎ個の エレメントからなる第２のデータエレメント群を保持す
   る第２のレジスタと、 前記第１及び第２のレジスタに接続されて いて、前記第１のデータエレメント群と前記第２のデー
   タエレメント群とのそれぞれ対応するデータエレメント
   同士を比較する比較手段と、 該比較手段の各比較結果を論理和演算する 比較結果判定手段と を備え、 前記命令デコード手段が、前記第１のアド レスレジスタが指定する前記メモリのアドレスから始ま
   る第１のメモリ領域にあり、最後のデータエレメントの
   みが前記所定値のデータエレメントであるｎ個のデータ
   エレメントからなる第１のデータを前記第２のアドレス
   レジスタが指定する前記メモリのアドレスから始まる第
   ２のメモリ領域へ転送するストリング転送命令をデコー
   ドした場合に、 前記データ入出力手段は、前記命令デコー ド手段の出力に従って前記メモリの前記第１のメモリ領
   域から前記データ入出力手段を通じてｎ個のデータエレ
   メントをフェッチし、前記比較結果判定手段は、前記命
   令デコー ド手段の出力に従って前記比較手段による各比較結果を
   論理和演算することにより前記ｎ個のデータエレメント
   それぞれと前記所定値のデータエレメントとが一致する
   か否かの判定処理を並列実行し、一致が検出されるまで
   前記データ入出力手段にデータのフェッチ及びその前記
   メモリの前記第２のメモリ領域への転送を反復させるべ
   くなしてあること を特徴とするデータ処理装置。
3. （３）命令をデコードする命令デコード手段と、外部メ
   モリとの間でデータを入出力するデ ータ入出力手段と、 前記外部メモリのアドレスをそれぞれ保持 する第１、第２のアドレスレジスタと、 前記第１のアドレスレジスタが指定する前 記外部メモリのアドレスから始まる第１のメモリ領域か
   ら前記データ入出力手段を通じてフェッチしたｎ個のデ
   ータエレメントからなる第１のデータエレメント群を保
   持する第１のレジスタと、 前記第２のアドレスレジスタが指定する前 記外部メモリのアドレスから始まる第２のメモリ領域か
   ら前記データ入出力手段を通じてフェッチしたｎ個のデ
   ータエレメントからなる第２のデータエレメント群を保
   持する第２のレジスタと、 処理すべきエレメント数を保持する第３の レジスタと、 前記第１及び第２のレジスタに接続されて いて、前記第１のデータエレメント群と前記第２のデー
   タエレメント群とのそれぞれ対応するエレメント同士を
   比較する比較手段と、前記比較手段と前記第３のレジス
   タとに接 続されていて、前記比較手段の各比較結果と前記第３の
   レジスタの値とを入力する比較結果判定手段と を備え、 前記命令デコード手段が、前記メモリの第 １のメモリ領域にある複数のデータエレメントからなる
   第１のデータと第２のメモリ領域にあるデータエレメン
   トからなる第２のデータとを比較するストリング比較命
   令をデコードした場合に、 前記第３のレジスタは前記第１のデータの エレメント数を保持し、 前記比較結果判定手段は、前記命令デコー ド手段の出力に従って、前記第１のデータと前記第２の
   データとを比較し、この比較結果と前記第３のレジスタ
   に保持されているエレメント数とに基づいて前記ストリ
   ング比較命令の実行結果を決定すべくなしてあること を特徴とするデータ処理装置。