JPH04109338A - プライオリティエンコーダ及びそれを備えたデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はプライオリティエンコーダ及びそれを使用した
データ処理装置に関し、更に詳述すれば、複数のレジス
タ内容を転送する命令を実行する際に、その内容を転送
すべき２つ（あるいはそれ以上）のレジスタ番地をレジ
スタリストからエンコードするプライオリティエンコー
ダ及びそれを備えることにより２つ（あるいはそれ以上
）のレジスタ内容を同時に転送することを可能としたデ
ータ処理装置に関するものである。

［従来の技術］ 従来、データ処理装置では高を頁度に使用するデータを
高速にかつ重線な機構でアクセスする目的で、１６木程
度の数の汎用レジスタにて構成されるＩ／ジスタフアイ
ルを飾え、卸繁にアクセスするデータ１演算の中間結果
等をレジスタファイルに保持するようにしている。

このようなレジスタファイルを使用するソフトウェアで
は、レジスタファイルの各レジスタに配置したデータを
一連の処理の区切り目で入れ換える手法を用いる。この
ため、レジスタ上に配置されたデータが一度に複数個ず
つ連続してメモリにストアされたり、メモリからロード
されたりする処理が顛繁に反復される。

ＣあるいはＰａ５ｃａｌなどの高級言語では高ｗ度に使
用する変数をプロシージャ毎にレジスタに再配置する手
法が用いられることが多く、これらの高級言語で設計さ
れたソフトウェアではレジスタから複数のデータをメモ
リにストアしたり、逆に複数のデータをメモリからレジ
スタにロードする関度が高い。

このため、１命令で複数のデータをレジスタからメモリ
に退避したりあるいは１命令で複数のデータをメモリか
らレジスタにロードする複数データ転送命令を有するデ
ータ処理装置が従来から提案されている。このような複
数データ転送命令では、データを転送すべき対象となる
レジスタを“０”と“１”とのビット列に対応させたレ
ジスタリストで示す手法が用いられている。従って、レ
ジスタリストをサーチして転送すべきＬ／レジスタ番号
高速にエンコードする必要があり、この目的のためにプ
ライオリティエンコーダと称されるエンコード回路がハ
ードウェアとして提案されている。

プライオリティエンコーダを用いてレジスタリストから
転送すべきレジスタ番号を高速にエンコードする手法は
例えばｔｌｓＰ４，３４８，７４１等に詳細に開示され
ている。

［発明が解決しようとする課題］ 従来のプライオリティエンコーダを備えたデータ処理装
置では、プライオリティエンコーダを用いてレジスタリ
ストをサーチして“１′（または“０′）のビット位置
を２進数にエンコードする際に、エンコードした“１”
（または“０”）のビット位置に隣接するビットが“１
”（または“０“）であるか否かが不明であったため、
“１”（または“Ｏ”）の位置を１つエンコードしてこ
の結果得られたレジスタ番号に対応するレジスタのデー
タを１つ転送するという処理を逐次的に行っている。こ
のため、最低でも転送すべきデータ数と等しい数の転送
動作を反復する必要がある。

［課題を解決するための手段］ 本発明のプライオリティエンコーダはこのような課題を
解決するためなされたものであり、レジスタリストであ
るビット列を保持するレジスタと、このレジスタに保持
されたビット列の各ビットについて隣接した上位（又は
下位）ビットとの論理積演算を行う論理積回路と、この
論理積回路の出力ビット列中の“１”（または“０″）
の位置をサーチしてそのビット位置をエンコードするエ
ンコード回路とを備えている。

また、本発明のデータ処理装置は、２個以上のオペラン
ドを操作する命令をデコードする命令デコード手段と、
データを保持する複数の汎用レジスタと、上述のプライ
オリティエンコーダとを備え、命令デコード手段の出力
信号に従って命令を実行する命令実行手段とを備えてい
る。

［作用〕 本発明プライオリティエンコーダでは、レジスタに保持
されたレジスタリストの各ビットについて隣接した上位
（又は下位）ビットとの論理積演算が論理積回路で行わ
れ、その演算結果であるピッＩ・列がエンコード回路に
入力され、“１”（または“０１）の先頭の位置がサー
チされることにより、ジスクリスト中の“１”（または
“０”）が２ビット連続するビット位置がエンコードさ
れる。

また本発明のデータ処理装置では、命令デコード手段で
複数データ転送命令がデコードされ、命令実行手段で、
複数データ転送命令のレジスタリストがプライオリティ
エンコーダによりエンコードされてレジスタリスト中の
“ビ（または°０”）が連続した位置から複数データ転
送命令のオペランドとなるデータを保持する２つのレジ
スタの番地が特定される。そして、これらの２つのレジ
スタに対して同時にアクセスが行われることにより２つ
［発明の実施例］ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）１本発明のデータ処理装置を用いたシステムの構
成」 第６図は本発明のデータ処理装置を用いたシステムの構
成例を示すブロック図である。

この例では、本発明のデータ処理装置１００．　　命令
キャッシュ１０６．　　データキャ・ノシュ１．０７及
び１０８゜主メモ１月０９がアドレスバス１０１．　　
データバス１０２命令バス１０３．　　メモリアドレス
バス１０４．　　メモリデータバス１０５で結合されて
いる。

アドレスバス１０１は本発明のデータ処理装置１００か
ら出力されるアドレスを命令キヤ・７シユ１０６とデー
タキャッシュ１０７．１．０８とに入力する。命令ノマ
ス１０３は命令キャッシュ１０６から出力される命令コ
ードを本発明のデータ処理装置１００へ転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されたデータをデータキャッシュ１０７．１０８へ
転送したりあるいはデータキャッシュ１０７．１０８か
ら出力されたデータを本発明のデータ処理装置１００へ
転送したりする。メモリアドレスバス１０４は命令キャ
ッシュ１０６またはデータキャッシュ１０７１０８から
出力されるアドレスを主メモ１月０９へ転送する。メモ
リデータバス１０５は主メモリ１０９と命令キャッシュ
１０６またはデータキャッシュ１０７との間で命令また
はデータを転送する。

命令キャッシュ１０６．データキャッシュ１０７．１０
８がミスした場合はそれぞれのキャッシュがメモリアド
レスバス１０４とメモリデータバス１０５とのバス権を
調停して主メモリ１０９をアクセスする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１００の側では６４ビットのバスに結合するため、
２つのチップが協調して動作する。各６４ビットデータ
のデータの上位３２ビットのデータをデータキャッシュ
１０７が、下位３２ビットのデータをデータキャッシュ
１０８がそれぞれ分担して受持つ。

以下、本発明のデータ処理装置１００の命令体系及び処
理機構について最初に説明し、次に複数個のレジスタ中
のデータを転送する命令であるＬ［１Ｍ命令と５７Ｍ命
令とを実行した場合のプライオリティエンコーダとデー
タ演算部との動作を詳細に説明する。

（２）「本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビノト単位で可変
長となっており、奇数ハイド長の命令はない。

本発明のデータ処理′ｖ装置では高頻度に使用される命
令を短いフォーマットとするために特に工夫された命令
フォーマット体系を有する０例えば、２オペランド命令
に対して、基本的に「４バイト」＋「拡張部」の構成を
有し、全てのアドレッシングモードが利用可能な一般形
フオーマノドと、関度の高い命令とアドレッシングモー
ドとのみを使用可能な短縮形フォーマントとの２つのフ
ォーマットがある。

第９図乃至第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の如くで
ある。

一：オペレーションコードが入る部分 Ｅａ：８ミニ８ビ、ト形のアドレ・７シングモードでオ
ペランドを指定する部分 Ｓｈ：６ビットの短縮形のアドレノシングモドでオペラ
ンドを指定する部分 Ｒｎ＋ｎフレジスタフアイル上ペランドをレジスタ番号
で指定する部分 フォーマットは、第９Ｈに示す如く、右側がＬＳＢ側で
且つ高いアドレスになっている。アドレスＮとアドレス
Ｎ＋１との２ハイドを見ないと命令フォーマントが判別
できないようになっているが、これは、命令が必ず１６
ビット（ハーフワード）単位でフェッチ、デコードされ
ることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォーマ
ットの場合も、各オペランドのＥａまたはｓｈの拡張部
は必ずそのＥａまたはｓｈの基本部を含む１６ビット　
（ハーフワード）の直後に配置される。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４ハイド以上の命
令では、Ｅａの拡張部により命令のオペレーションコー
ドが分断される場合がある。

また、後述するように、多段間接モードにおいてＥａの
拡張部に更に拡張部が付加される場合にも次の命令オペ
レーションコードよりもそちらの方が優先される。例え
ば、第１ハーフワードにＥａｌを含み、第２ハーフワー
ドにＥａ２を含み、第３ハーフワードまである６バイト
命令の場合について考える。なおここでは、Ｅａｌに多
段間接モードを使用したため、普通の拡張部の他に多段
間接モードの拡張部も付加されるものとする。この場合
、実際の命令ビットパターンは、命令の第１ハーフワー
ド（Ｅａ　ｆの基本部を含む）、Ｅａｌの拡張部Ｅａｌ
の多段間接モード拡張部、命令の第２ハーフワード（Ｅ
ａ　２の基本部を含む）＋　　Ｅａ２の拡張部命令の第
３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマントを示す模式図で
ある。

このフォーマットにはソースオペランド側がメモリとな
るＬ−ｆｏｒｍａｔとデスティネーションオペランド側
かメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、ｌｌｎはデスティネーションオペランＬ
′のレジスタの指定フィールドを、Ｉ？Ｒはｓｈのオペ
ランドサイズの指定フィールドをそれぞれ表す。レジス
ターＦに置かれたデスティネーションオペランドのサイ
ズは３２ビットに固定されている。レジスタ側とメモリ
側とのサイズが異なり、且つソース側のサイズが小さい
場合に符号拡張が行われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＩｌＲはｓｈのオペランド
サイズの指定フィールドをそれぞれ表す。レジスタ上に
置かれたソースオペランドのサイズは３２ビットに固定
されている。レジスタ側とメモリ側とのサイズが異なり
且つソース側のサイズが大きい場合に、オーバフローし
た部分の切捨てとオーバーフローチエツクとが行われる
。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一般形フォーマソト（Ｇｌ、４ｏｒ
ｍａｔ）を示す模式図である。

このフォーマットでは、財はオペランドサイズの指定フ
ィールドを表している。一部のＧｌ−ｆｏｒｍａｔ命令
ではＥａの拡張部以外にも拡張部かを有する。

また、問フィールドを使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一船形フオーマン］・を示ず模式図
である。

このフォーマットに含まれるのは、８ビットで指定され
る一般形アドレッシングモードのオペランドが最大２つ
存在する命令である。オペランドの総数自体は３つ以上
になる場合もある。

このフォーマットにおいて、Ｅａ阿はデスティぶ−ジョ
ンオペランドの指定フィールドを、？１Ｍ４よデスティ
享−ションオペランドサイズの指定フィールドを、Ｅａ
Ｒはソースオペランド指定フィールドを、ＲＲはソース
オペランドサイズの指定フィールドをそれぞれ表してい
る。

一部のｍｍ型フオーマノド命令では、ＥａＭ及びＥａＲ
の拡張部以外にも拡張部がある。

第１３図はショートブランチ命令のフォーマノ）・を示
ず模式図である。

このフォーマットでは、ｃｃｃｃは分岐条件指定フィー
ルドを、ｄｉｓｐ：８はジャンプ先との変位指定フィー
ルドをそれぞれ表している。本発明のデータ処理装置で
は、８ビットで変位を指定する場合にはビットパターン
での指定値を２倍して変位値とする （２．４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビノトで指定する短縮形と、８ビ
ットで指定する一般形とがある。

未定義のアトレンジングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同様に予約命令例外が発生して例外処理が起
動される。これに該当するのは、デスティネーションが
即（直モードである場合、アドレス計算を伴うべきアド
レッシングモード指定フィールドで即値モードが使用さ
れた場合などである。

第１４図乃至第２４図に示すフォーマ、トの模式図にお
いて使用されている記号の意味は以下の如くである。

１？ｒ＋：レジスタ指定 （Ｓｈ）　：　６　ヒントの短ｉｔｌ形アドレッシング
モードでの指定方法 （Ｅａ）　：　８ビットの一般形アドレッシングモード
での指定方法 なお、各フォーマントの模式図において破線にて表され
ている部分は拡張部を示す。

（２，，１，１）　　ｒ５本アドレッシングモード」本
発明のデータ処理装置の命令は種々のアトレンジングモ
ードをサポートする。それらの内、本発明のデータ処理
１ｚでサポートする基本アドレッシングモードには、レ
ジスタ直接モード、レジスタ間接モード、レジスタ相対
間接モード、即値モード、絶対モード、ＰＣ相対間接モ
ード１　スタックポツプモード、スタックブツシュモー
ドがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとするアドレッシングモードである。フォーマン
トの模式図を第１４図に示す。図中、Ｒｎは汎用レジス
タまたはＦＰＩＩレジスタの番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとするアドレッシング
モードである。フォーマットの模式図を第１５図に示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ノトであるか３２ビットであるかにより２種類に分かれ
る。いずれも、汎用レジスタの内容に１６ビノトまたは
３２ビットのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとするアドレッシ
ングモードである。フォーマｙｌ−の模式図を第１６図
に示す。図中、Ｒｎは汎用レジスタの番号を示す。ｄｉ
ｓｐ　：　１６とｄｉｓｐ　：　３２とは、それぞれ１
６ビットのディスプレースメント値、３２ビットのディ
スプレースメント値を示す。

ここでのディスプレースメント値は符号付きとして扱わ
れる。

即値モードは、命令コード中で指定されるビットパター
ンをそのまま２進数と見なしてオペランドとするアトレ
ッシングモートである。フォーマットの模式図を第１７
図に示す。図中、ｉｍｍ　　ｄａｔａは即値を示ず。ｉ
ｍｍ　　ｄａｔａのサイズは、オペランドサイズとして
命令中で指定される。

絶対モードは、アドレス値が１６ビットで示されるか３
２ビットで示されるかにより２種類に分かれる。いずれ
も、命令コード中で指定される１６ビソトまたは３２ビ
ットのピノ）・パターンをアドレスとしたメモリの内容
をオペランドとするアドレッシングモードである。フォ
ーマットの模式図を第１８図に示す。図中、ａｂｓ：１
６とａｂｓ：３２とは、それぞれ１６ビソｔ・、３２ビ
ットのアドレス値を示す。ａｂｓ　：　１６にてアドレ
スが示される場合は指定されたアドレス値が３２ビット
に符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビットであるか３２ビットであるかにより２種類に分か
れる。いずれも、プログラムカウンタの内容に１６ビノ
トまたは３２ビットのディスプレースメント値を加えた
値をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。フォーマットの模式図を第
１９図に示す。図中、ｄｉｓｐ　：　１６とｄｉｓｐ　
：　３２とは、それぞれ、１６ビノトのデイスフ゛レー
スメント（直、３２ビットのテ゛イスフ“レースメント
値を示す。ここではディスプレースメント値は符号付き
として扱われる。ｐｃ相対間接モードにおいて参照され
るプログラムカウンタの値は、そのオペランドを含む命
令の先頭アドレスである。多段間接アドレシングモード
においてプログラムカウンタの値が参照される場合にも
、同様に命令先頭のアドレスがＰＣ相対の基準値として
使用される。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。オペランドアクセス後にＳ
Ｐがオペランドサイズだけインクリメントされる。例え
ば、３２ビットデータが扱われる場合には、オペランド
アクセス後にＳＰが４４だけ更新される。８　、１．６
．６４ビットのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２．＋８だけ更新される。

フォーマットの模式図を第２０図に示す。オペランドに
対してスタックポツプモート′が意味を持たない場合に
は予約命令例外が発生ずる。具体的に予約命令例外とな
るのは、ｗｒ　ｉ　ｔｅオペランド、　ｒｅａｄｍｏｄ
ｉｆｙ−ｗｒｉｔｅオペランドに対するスタックポツプ
モード指定である。

スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとするアトレンジングモードである
。スタックブツシュモードではオペランドアクセス前に
ＳＰがデクリメントされる。例えば、３２ビットデータ
が扱われる場合には、オペランドアクセス前にＳＰが−
４だけ更新される。

８、１６．６４ビットのサイズのオペランドに対するス
タックブツシュモードの指定も可能であり、それぞれＳ
Ｐが−１，−２，−８だけ更新される。フォーマットの
模式図を第２１図に示す。オペランドに対してスタック
ブツシュモードが意味を持たない場合には予約命令例外
が発生される。具体的に予約命令例外となるのは、ｒｅ
ａｄオペランド、　ｒｅａｄ−ｍｏｄｉｆｙｗｒｉｔｅ
オペランドに対すスタックブツシュモー１・指定である
。

（２，４，２）　　ｒ多段間接アドレノソングモードＪ
複雑なアドレッシングも基本的には加算と間接参照との
組合わせに分解することが可能である。

従って、加算と間接参照とのオペレーションをアドレッ
シングのプリミティブとして与えておき、それらを任意
に組合わせることができれば、どのような複雑なアドレ
ッシングモードをも実現可能になる。

本発明のデータ処理装置の命令の多段間接アトレッシン
グモートは上述のような考え方に基づいたアトレッシン
グモートである。複雑なアドレッシングモードは、モジ
ュール間のデータ参照あるいはＡＩ（人工知能）言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドではレジスタヘース
多段間接モード、ＰＣヘース多段間接モード、　！ｆ！
！対ヘースベー間接モードの３種類の指定方法の内のい
ずれか１つを指定する。

レジスタヘース多段間接モードは汎用レジスタの値を拡
張する多段間接アドレッシングのベース（直とするアド
レッシングモードである。フォーマットの模式図を第２
２図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣヘース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
３図に示す。

絶対ベース多段間接モードはゼロを拡張される多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは１６ビット
を単位としており、これを任意回反復して付加される。

１段の多段間接アドレッシングモードにより、ディスプ
レースメントの加算、インデクスレジスタのスケーリン
グ（ｘｌ、Ｘ２．Ｘ４×８）と加算、メモリの間接参照
を行う。多段間接モードのフォーマントの模式図を第２
５図に示す。

各フィールドは以下に示す意味を有する。

Ｅ・〇　二多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｉｍｐ　＋　ｄｉｓｐ　＋　ＲＸ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐＩ・１　：メモリ間接参照あり ｍｅｎ　［ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ］；二＞　　ｔｍｐ 門・Ｑ　　：　　＜ＲＸ＞をインデクスとして使用ｉ・
１　：特殊なインデクス ＜Ｒｘ＞−〇　　　インデクス値を加算しない（Ｒｘ・
０） ＜ＲＸ＞＝１　　　プログラムカウンタをインデクス値
として使用 （ＲＸ・ＰＣ） ＜Ｒｘ＞＝２〜　ｒｅｓｅｒｖｅｄ Ｄ・０　：多段間接モード中の４ビットのフィールドｄ
４の値を４倍してディスプレースメント値とし、これを
加算する。ｄ４は符号付きとして扱われ、オペランドの サイズとは関係なく必ず４倍して使用 する。

Ｄ・１　；多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ（１６／３２ビット）をディスプレースメント値と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４□ｏ００１　　　ｄｉｓｐｘは１６ビソトｃ＋４＝
００１０　　　ｄｉｓｐｘは３２ビットＸＸ＝インデク
スのスケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対してＸ２．Ｘ４．ｘ３のスケー
リングを行った場合には、その段の処理終了後の中間値
（ｔａｐ）として不定値が入る。この多段間接モードに
よって得られる実効アドレスは予測できない値となるが
、例外は発生しない。プログラムカウンタに対するスケ
ーリングの指定は禁しられている。

多段間接アドレッシングモードによる命令フォーマット
のバリエーションを第２６図、第２７図の模式図に示す
。第２６図は多段間接モードが継続するか終了するかの
バリエーションを、第２７図はディスプレースメントの
サイズのハリエーソヨンをそれぞれ示す。

任意段数の多段間接アドレッシングモードが利用できれ
ばコンパイラの中で段数による場合分けが不要になるの
で、コンパイラの負担が軽減されるというメリットがあ
る。多段の間接参照の頻度が非常に少ないとしても、コ
ンパイラとしては必ず正しいコードを発生できなければ
ならないからである。このため、フォーマ、）・」二、
任意の段数が可能になっている。

（２，５）　　ｒレジスタの退避命令と復帰命令」本発
明のデータ処理装置１００は複数のレジスタの内容をス
タック領域等のメモリ領域に退避させる命令である３７
Ｍ命令と、スタック領域等のメモリ領域に退避されてい
る複数のレジスタの内容を復帰させるＬＤｌ’ｌ命令と
を備えている。

１０Ｍ命令のフォーマットは第２８図の模式図に示され
ている。ＬＤ！＋命令では５ｒｃｓフイールドで示され
ているアドレッシングモードに従って計算されたアドレ
スのメモリからｒｅｇｌｉｓｔフィールドで示されたレ
ジスクヘデータが転送さるる。転送されるべきデータを
格納するレジスタはｒｅｇｌｉｓｔフィールドによりビ
ットバタンで示される。各レジスタに転送されるデータ
はそれぞれ４ハイドである。

３７Ｍ命令のフォーマットは第２９図の模式図に示され
ている。３７Ｍ命令では、ｒｅｇｌｉｓｔフィールドで
示されているレジスタ中のデータがｄｅｓ　ｔｓフィー
ルドで示されたアドレッシングモードに従って計算され
たアドレスのメモリへ転送される。転送すべきデータを
格納しているレジスタはｒｅｇｌｉｓｔフィールドによ
りビットパタンで示される。第２９図に示す如く、ＳＴ
Ｖ命令のｒｅｇｌｉｓｔフィールドの意味はｄｅｓ　ｔ
ｓフィールドで示されるアドレッシングモードにより異
なる。これは複数個のレジスフ内容がメモリに格納され
る場合に、大きな番号のレジスタが常に大きな番地に格
納される凄うに統一するためである。各レジスタから転
送されるデータはそれぞれ４バイトである。

（以　下、余）白） （３）「本発明のデータ処理装置の機能ブロックの構成
」 第４図は本発明のデータ処理装置１００の構成を示すブ
ロック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令人力部１】０．　　命令フェッチ部１１１゜命
令デコード部１１２．　　第１マイクロｌ’ｌＯＭ部１
１３第２マイクロＲＯＭ部１１４．　　オペランドアド
レス計算部１１５．　　ＰＣ計算部１１６．　　整数演
算部ＩＩ７．　　浮動小数点演算部１１８．　　アドレ
ス入出力部月９．　オペランドアクセス部１２０．　　
データ入出力部１２１に分かれる。

アドレス入出力部１１９をアドレスバス１０１に結合し
、データ人出力部１２１をデータバス１０２に結合し、
命令人力部１１０を命令バス１０３に結合することによ
り第６図に示すシステム構成をとることができる。

（３，１）　　ｒ命令入力部」 命令入力部１１０は外部の命令バス１０３から３２ビン
）４１位で命令コードを本発明のデータ処理装置１００
に入力する。命令キヤツシユ１０６のアクセス方法には
、１つのアドレスに対して３２ビットの命令コードをア
クセスする標Ｙトアクセスモート′と、１つのアドレス
に対して４回連続で３２ビットの命令コートをアクセス
するクワットアクセスモードとがあり、いずれの場合も
命令入力部１１０は入力した命令コードを命令フェッチ
部１１１へ出力する。

（３，２）　　Ｆ命令フェッチ部」 命令フェッチ部１１１には、命令アドレスのアドレス変
換機構、内蔵命令キャンツユ、命令用子ＬＢ命令キュー
及びそれらの制御部等が備えられている。

命令フェッチ部１．１１は、次にフェッチすべき命令の
ＰＣ値を物理アドレスに変換し、内蔵命令キャッシュか
ら命令コードをフェッチして命令デコード部１１２へ出
力する。内蔵命令キャッシュがミスした場合にはアドレ
ス入出力部１１．９へ物理アドレスを出力し、外部への
命令アクセスを要求し、命令入力部１１０を通じて入力
された命令コードを内蔵命令キャッシュに登録する。

次にフェッチすべき命令のＰＣ値は命令ギューに入力ず
べき命令のＰＣＩＪとして専用のカウンタで計算される
。ジャンプが発生した場合は、新たな命令のＰＣｉｆｉ
がオペランドアドレス計算部１１５．　　ＰＣ計算部１
１６．　　整数演算部１１７等から転送されて来る。

命令用ＴＬＢがミスした場合のベージングによるアドレ
ス変換及び命令用ＴＬＢの更新も命令フェッチ部１１１
の内部にある制御回路により行われる。

また、本発明のデータ処理装置１１０がパスウォッチモ
ードである場合は、アドレス入出力部１１９を通じて入
力された物理アドレスがヒツトした内蔵命令キャッシュ
のエントリが無効化される。

（３，３）　　ｒ命令デコード部」 命令デコード部＋１２では基本的に１６ビット　（ハー
フワード）単位で命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ションコードをデコードするＦＨＷ（Ｆｉｒｓｔ　Ｈａ
ｌｆＷｏｅｄ）デコーダ、第２及び第３ハーフワードに
含まれるオペレージロンコードをデコードするＮＦＩ（
Ｗ（Ｎｏｔ　Ｆｉｒｓｔ　ＨａＩｆ　Ｗｏｒｄ）デコー
ダ、アドレッシングモードをデコードするアドレノンン
グモードデコーダが含まれる。

また、ＦＩＩＷデコーダ、　ＮＦｔｌＷデコーダの出力
を更にデコードしてマイクロＲＯＦのエン［・リアＩ・
レスを計算する第２デコーダ、条件分岐命令の分岐予測
を行う分岐子ｉｊ、ｌ１機構１　オペラン１ア）ルス計
算の際のパイプラインコンフリクトをチエツクするアド
レス計算コンフリクトチエツク機構も侃えられている。

命令フェッチ部１１１から出力された命令コードは１ク
ロツクにつき０〜６ハイトがデコートされる。

デコード結果の内、整数演算部１１７での演算に関係す
る情報が第１マイクロＲＯＭ部１１３へ、浮動小数点演
算部１１８での演算に関係する情報が第２マイクロＲＯ
一部１１４へ、オペランドアドレス計算に関係する情報
がオペランドア１゛レス計算部１１５へ、ｐｃ計算に関
係する情報がｐｃ計算部１１６へ、それぞれ出力される
。

（３，４）　　ｒ第１マイクロＲＯｈ部」第１マイクロ
ＲＯＭ部１１３には、整数演算部１１７の制御を行う種
々のマイクロプログラムルーチンが格納されているマイ
クロ命令門、　マイクロシーケンサ、マイクロ命令デコ
ーダ等が備えられている。

マイクロ命令はマイクロＲＯＭから１クロツク当たり１
度読出される。マイクロシーケンサは命令実行に関する
マイクロプログラム実行のためのシーケンス処理の他に
、例外１割込及びトラ・７ブ（この３つを併せてＢＩＴ
と称す）の受付けと各ＢＩＴに対応するマイクロプログ
ラムのシーケンス処理も行う。

第１マイクロＲＯｈ部１１３には命令コードに依存しな
い外部割込み及び整数演算実行結果によるマイクロプロ
グラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数演算部１】７へ出力
されるが、ジャンプ命令の実行時９例外受付時には一部
の情報を他の機能ブロックへも出力する。

（３，５）　　ｒ第２マイクロＲＯ１’１部」第２マイ
クロＲＯｊ’ｌ　＠１１４には、浮動小数点演算部１．
１８の制御を行う種々のマイクロプログラムルーチンが
格納されているマイクロｌｌ０Ｍ、　　マイクロシーケ
ン４ノ、マイクロ命令デコーダ等が備えられている。マ
イクロ命令はマイクロＲＯＭから１クロツクに１度読み
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、浮動小数点演算に関係
する例外の処理も行い、マスクされていない浮動小数点
例外が検出された場合には第１マイクロＲ〇一部１１３
へ例外処理を要求する。第２マイクロＲＯＭ部１１４の
マイクロシーケンサは第１マイクロＲＯＭ部１１３のマ
イクロシーケンサと並列に動作し、整数演算部１１７と
並列に浮動小数点演算部１１８を制御する。

第２マイクロｌｒＯＭ部＋１３には浮動小数点演算の実
行結果によるフラッグ情報も入力される。

マイクロデコーダの出力は主に浮動小数点演算部１１８
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブロックへも出力され
る。

（３，６１ｒオペランドアドレス計算部」オペランドア
ドレス計算部１１．５は、命令デコード部１１２のア１
ルノンングモードデコーダ等から出力されたオペランド
アドレスε１算に関係する情報によりハードワイヤード
に制１１１１される。このオペランドアドレス計算部１
１５ではメモリ間接アドレノソングのためのメモリアク
セス以外のオペランドのアドレス計算とジャンプ命令の
ジャンプ先アドレスの計算とが行われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計′！：１終了段階での
先行ジャンプ処理ではジャンプ先アドレスの計算結果が
命令フェッチ部１１１　とｐｃ計算部１１６とへ出力さ
れる。

即値オペランｌ′は整数演算部１１７及び浮動小数点演
算部１１８へ出力される。アドレス計算に必要な汎用レ
ジスタ、プログラムカウンタの値は整数演算部１１７．
　　ＰＣ計算部１１６から人力される。

（３，７）　　ｒＰｃ計算部」 ｐｃ計算部１１６は命令デコード部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計算する０本発明のデータ処理装置
１００の命令は可変長命令であり、命令をテコ−１′シ
た後でなければ命令の長さが判明しない。ｐｃ計算部１
１６は、命令デコード部１１２がら出力された命令長を
デコード中の命令のｐｃ（、へに加算することにより次
に実行すべき命令のｐｃ値を計算する。

ｐｃ計算部１１６の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をｐｃ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣ計算部１１６にはサブルーチンへのジャンプ
命令の実行時にスクノクにブツシュされているサブルー
チンからの戻り先ＰＣ値のコピーを保持したＰＣスタッ
クが備えられており、サブルーチンからのｒ）ターン命
令に対してはＰＣスタックから戻り先ｐｃを読出すこと
により、ブリリターン先命令のアドレスを生成する処理
も行う。

（３，８）　　ｒ整数演算部」 整数演算部１１７は第１マイクロＲＯ？１部１１３のマ
イクロｌ？ＯＭに格納されたマイクロプログラムにより
制御され、各整数演算命令の機能を実現するために必要
な演算を整数演算部１１７の内部にあるレジスタファイ
ルと演算器とで実行する。レジスタファイルには汎用レ
ジスタと作業用レジスタとが含まれる。

また、整数演算部１１７は演算器としてはＡＬＩＩプラ
イオリティエンコーダ等を備えている６整数演算部１１
７には整数演算の結果により変化するフラグ、り）部側
込みのマスクレベルを定めるビット等を含むプロセッサ
状ｗ詔（ｐｓｗ）、　　バッファメモリ制御レジスタ等
が含まれる。

命令の演算対象となるオペランドがアドレスまたは即値
である場合は、オペランドアドレス計算部１１５から即
値または計算されたアドレスが入力される。また、命令
の演算対象となるオペランドがメモリ」二のデータであ
る場合は、アドレス計算部１１５で８１算されたアドレ
スがオペランドアクセス部１２０へ出力され、内蔵デー
タキャッシュまたはり（部からフェッチしたオペランド
が整数演算部１１７へ人力される。

／１ｉｉｉ算に際して、内蔵デークキャノシュ、外部の
データキャッシュ１０７．１０８あるいは主メモリ１０
９をリードする必要がある場合は、マイクロプログラム
の指示によりオペランドアクセス部１．２０ヘアドレス
を出力することにより、目的のデータをフェッチする。

θ；算結果を内蔵データキャツシュ１外部のデータキャ
ッシュ１０７．１０８あるいは主メモリ１０９ヘスドア
する必要がある場合には、マイクロプログラムの指示に
よりオペランドアクセス部１２０ヘアドレスとデータと
を出力する。この際、ＰＣ計算部１１６からはそのスト
ア動作を行った命令のｐｃ値がオペランドアクセス部１
２０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、これが命令フェッ
チ部１１１　とｐｃ計算部１１６とへ出力される。

（３，９）　　ｒ浮動小数点演算部」 浮動小数点演算部１１８は第２マイクロＲＯＭ部１１４
のマイクロＲＯＭに格納されたマイクロプログラムによ
り制御され、各浮動小数点演算命令の機能を実現するた
めに必要な演算を浮動小数点演算部１１Ｂの内部にある
レジスタファイルと演算器とで実行する。浮動小数点演
算部１１８には浮動小数点演算の丸め処理方法及び浮動
小数点演算例外の検出許可のモードを設定する浮動小数
点演算モード制御レジスタ（Ｆ？ＩＣ）　と、浮動小数
点演算結果に対するフラグ、浮動小数点例外の発生状態
を示すステタスビ７）からなる浮動小数点演算状態語（
ＦＳ誉）とがある。

命令の演算対象となるオペランドが即値である場合は、
オペランドアドレス計算部１１５から即値が人力される
。また、命令の演算対象となるオペランドがメモリ上の
データである場合は、アドレス計算部１１５で計算され
たアドレスがオペランドアクセス部１２０へ出力され、
内蔵データキャッシュまたは外部からフェッチしたオペ
ランドが浮動小数点演算部１１８に入力される。

オペランドを内蔵データ４ヤッンユ、外部のデタキャソ
シュ１０７．１０８あるいは主メモ１月０９ヘスドアす
る必要がある場合には、マイクロプログラムの指示によ
りオペランドアクセス部１２０へデータを出力する。ス
トア動作では浮動小数点（′ｉ５算部１１．８と整数演
算部１１７とがμ則して動作し、オペランドアクセス部
１２０に対して整数演算部１１７からオペランドのアド
レスが出力され、浮動小数点演算部１１８からオペラン
ドが出力される。この際、ＰＣ計算部１．１６からはそ
のストア動作を行った命令のＰＣ値がオペランドアクセ
ス部１２０へ出力される。

（３，１０）　ｒオペランドアクセス部」オペランドア
クセス部１２０には、オペランドアドレスのアドレス変
換機構、データバッファ、データ用ＴＬＢ、　　ストア
バッファ、オペラン１゛ブレイクポイントレジスタ及び
それらの制御部がある。

データバッファはモード切替えにより内蔵データキャッ
シュまたはコンテキスト退避用メモリとして動作する。

データバッファを内蔵データキャッシュとして動作させ
る場合、データのロード動作ではオペランドアドレス計
算部１１５または整数演算部１１７から出力されたロー
ドすべきデータの論理アドレスが物理アドレスに変換さ
れ、内蔵データキャッシュからデータがフェッチされて
整数演算部１１７あるいは浮動小数点演算部１１８に入
力される。

内蔵データキャッシュがミスした場合には、アドレス入
出力部１１９へ物理アドレスが出力されて外部へのデー
タアクセスが要求され、データ入出力部１２２を通して
入力されたデータが内蔵データキャッシュに登録される
。

データのストア動作においては、整数演算部１１７から
出力されたストアすべきデータの論理アドレスが物理ア
ドレスに変換され、整数演算部１１７あるいは浮動小数
点演算部１１８から出力されたデータが内蔵データキャ
ッシュにストアされると共に、ストアバッファを通して
アドレス人出力部１１９へ物理アドレスが出力され、デ
ータ入出力部１２２を通してデータが外部へ出力される
。

ストア動作でミスが発生した場合にはデータの更新は行
われない。ストアバッファではストアすべきデータとそ
のアドレス、更にそのストア動作を行った命令のＰＣ値
とが１組として管理される。

ストアバッファでのストア動作は先入れ先だし制御方式
で管理される。

データ用且Ｂがミスした場合のページングによるアドレ
ス変換及びデータ用ＴＬＨの更新もオペランドアクセス
部１２０の内部の制御回路により行われる。また、メモ
リアクセスアドレスがノ千り空間にマツピングされてい
るＩ１０領域に入るか否かのチエツクも行われる。

また、データバッファを内蔵データキャノソユとして動
作させる場合、本発明のデータ処理装置がバスウォッチ
モードであれば、アドレス人出力部１１９を通じて入力
された物理アドレスがヒツトする内蔵データキャッシュ
のエントリは無効化される。

（３，１１）　ｒアドレス入出力部」 アドレス入出力部１１９は命令フェノヂ部１１１　とオ
ペランドアクセス部１２０　とから出力されたアドレス
を本発明のデータ処理装置１００の外部へ出力する。ア
ドレスの出力は本発明のデータ処理装置１００で定めら
れたハスプロ１−コルに従って行われる。ハスプロトコ
ルの制御はアドレス入出力部１１９内にある外部バス制
御回路が行う。外部バス制御回路ではページ不在例外ま
たはバスアクセス例外外部割込みの受付も行う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがハスマスクになっており、本発明のデータ処理装置
１００がバスウォッチモードであれば外部デバイスがデ
ータライトサイクルを実行した場合にアドレスバス１０
１１へ出力されたアドレスを取込んで命令フェッチ部１
１１　とオペランドアクセス部１２０とへ転送する。

（３，１，２）　ｒデータ人出力部」 データ入出力部１２１はオペランドのロード動作の際に
データバス１０２からデータを取込んでオペランドアク
セス部１２０へ転送し、またオペランドのストア動作の
際にオペランドアクセス部１２０から出力されたオペラ
ンドをデータバス１０２へ出力する。データキャッシュ
１０７．１０８のアクセス方法には、１つのアドレスに
対して６４ビットのデータをアクセスする標準アクセス
モードと、１つのアドレスに対して４回連続で６４ピノ
）・のデータをアクセスするクワッドアクセスモードと
があり、いずれの場合もデータ人出力部１２１はオペラ
ンドアクセス部１２０と外部のメモリとで送受されるデ
ータの入出力を制御する。

（以　下　余、白） （４）「パイプライン処理」 本発明のデータ処理＝ｉ＋ｏｏは各種のバッファ記ｔα
装置と、命令バス１０３及びデータバス１０２を使用し
たメモリの効率的アクセスとにより、命令をパイプライ
ン処理して高性能に動作する。ここでは、本発明のデー
タ処理装置】００のパイプライン処理方法について説明
する。

（４，１）　　ｒバイブライン機構」 本発明のデータ処理装置ＯＯのパイプライン処理Ｒ構を
第５図の模式図に示す。

本発明のデータ処理袋Ｗ　１００のパイプライン処理機
構は、命令のブリフェッチを行う命令フェッチステージ
（ＩＦステージ）３１．　　命令のデコートを行うデコ
ードステージ（Ｄステージ）３２．　　オペランドのア
ドレス計算を行うオペランドアドレス計算ステージ（Ａ
ステージ）３３．　　マイクロＲＯＭアクセス（特にＲ
ステージ３７と称す）とオペランドのブリフェッチ　（
特にＯＦステージ３８と称す）とを行うオペランドフェ
ッチステージ（Ｆステージ）３４命令の実行を行う実行
ステージ（Ｅステージ）３５メモリオペランドのストア
を行うストアステージ（Ｓステージ）３６の６段構成で
パイプライン処理を行う。なお、Ｓステージ３６には３
段のストアバッファがある。

各ステージは他のステージとは独立に動作し、理論上は
６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小１
クロツクで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従って、メモリオペランドのストア処理が行われ
ない場合、理想的には１クロツクごとに次々とパイプラ
イン処理が進行する。

本発明のデータ処理装置１００にはメモリーメモリ間演
算あるいはメモリ間接アドレッシング等、基本パイプラ
イン処理１回だけでは処理が行えない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように設計されている。複数のメモリオペラ
ンドを有する命令に対してはメモリオペランドの数に基
づいてデコード段階で複数のパイプライン処理単位（ス
テ７プコード）に分解してバイブライン処理を行う。

１Ｆステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は命
令で指定された演算に関する情１ｆｔ（１）コード４１
と称す）と、オペランドのアドレス計算に関係する情Ｉ
［ｆ　（Ａコード４２と称す）と、処理中の命令のプロ
グラムカウンタ値（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４へ渡される情報はマ
イクロプログラムルーチンのエントリ番地マイクロプロ
グラムへのパラメータなどを含むＲツー１′４３と、オ
ペランドのアドレス、アクセス方法指示情報等を含むＦ
コード４４と、処理中の命令のブログラム力つンクイ直
（ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報、リテラル等を含むＥコード４５と、オペラ
ンド、オペランドアドレス等を含むＳコード４６ａ、　
４６ｂと、処理中命令のプログラムカウンタ（直（ＰＣ
）との３つである。Ｓコード４６ａ、　４６ｂはアドレ
ス４６ａ　とデータ４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報はス
トアずべき演算結果であるＷコード４７ａ、　４７ｂと
その演算結果を出力した命令のプログラムカウンタ値（
ＰＣ）との２つである。Ｗコード４７ａ、　４７ｂはア
ドレス４７ａ　とデータ４７＋））とからなる。

トレース動作中はオペランドストアが行われなくても、
実行した命令のＰＣ値がＥステージ３５からＳステージ
３６へ渡される。

Ｅステージ３５以前のステージで検出されたＥＩＴはそ
のコードがＥステージ３５に到達するまでＥＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＦステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従って、Ｅステージ３５以前で検出さ
れたＢＩＴはそれが検出されたことがステップコード中
に記録されて次のステージに伝えられるのみである。Ｓ
ステージ３６で検出されたＢＩＴはＥステージ３５で処
理中の命令の処理が完了した時点またはその命令の処理
がキャンセルされた場合に受付けられ、Ｅステージ３５
に戻って処理される。

（４，２）　　ｒ各パイプラインステージの処理」各バ
イブラインステージの入出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードはオペレーションコードに関する処理を行い
、マイクロＲＯＭのエントリ番地１　Ｅステージ３５に
対するパラメータなどになる系列と、Ｅステージ３５の
処理対象のオペランドになる系列との２系列がある。ま
た、Ｄステージ３２からＳステージ３６までの間では処
理中の命令のプログラムカウンタ値が受渡される。

（４，２，］、）　　ｒ命令フェッチステージ」命令フ
ェッチステージ（ＩＦステージ３１）では命令フェッチ
部１１１が動作する。内蔵命令キャッシュからあるいは
外部メモリから命令をフェッチし、命令キューに入力し
て、Ｄステージ３２に対して２〜６バイト単位で命令コ
ードを出力する。命令キューの入力は整置された４バイ
ト単位で行われる。

標準アクセスモードで外部から命令をフェッチする場合
は整置された４バイトにつき最小２クロックを要する。

クワッドアクセスモードでは１６バイトにつき最小５ク
ロツクを要する。内蔵命令キャッシュがヒ・７トした場
合は整置された８ハイドにつき１クロツクでフェッチ可
能である。命令キューの出力単位は２バイ１−ごとに可
変であり、１クロツクの間に最大６バイトまで出力可能
である。

またジャンプの直後には命令キューをバイパスして命令
コード２ハイドを直接命令デコーダに転送することも可
能である。

命令の論理アドレスの物理アドレスへの変換内蔵命令キ
ヤツシユ及び命令用ＴＩ、Ｂの制御、ブリフェッチ先命
令アドレスの管理、命令キューの制御もＩＦステージ３
１で行われる。

（４，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ３２）はＩＦステージ３１か
ら入力された命令コードをデコードする。命令コードの
デコードは命令デコード部１１２のＦＨＷデコータ、　
ＮＦＩ（Ｗデコーダ及びアドレッシングモードデコーダ
を使用して１クロツクに１度の割合で行われ、１回のデ
コード処理で０〜６ハイトの命令コードを消費する　（
リターンサブルーチン命令の復介先アドレスを含むステ
ップコードの出力処理等では命令コードを消費しない）
。Ｄステージ３２は１回のデコートでＡステージ３３に
対してア）・レス計算情報であるへコード４２とオペレ
ーションコードの中間デコード結果であるＤコード４１
とを出力する。

Ｄステージ３２ではＰＣ計算部１１［１ｉの制御及び命
令キューからの命令コードの出力処理も行う。Ｄステー
ジ３２ではブランチ命令及びサブルーチンからのリター
ン命令に対して先行ジャンプ処理を行う。

先行ジャンプを行った無条件ブランチ命令に対してはＤ
コード４１もＡコード４２も出力セず、Ｄステージ３２
で命令の処理を終了する。

（４，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。第１は、命令デコー
ド部１１２の第２デコーダを使用してオペレーションコ
ードの後段デコードを行う処理で、第２はオペランドア
ドレス計算部５４でオペランドアドレスの計算を行う処
理である。

オペレーションコードの後段デコード処理はＤコード４
１を人力とし、レジスタ及びメモリの書込め予約及びマ
イクロプログラムルーチンのエントノ番地及びマイクロ
プログラムに対するパラメータ等を含むＲコード４３の
出力を行う。なお、レジスタ及びメモリの書込み予約は
、アドレス計算で参照したレジスタ及びメモリの内容が
、バイブライン上を先行する命令で書換えられてしまっ
て誤ったアドレス計算が行われることを防止するための
ものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス８１算部５
４でオペランドのアドレス旧算を行い、その計算結果を
Ｆニー）・４４として出力する。またジャンプ命令に対
してはジャンプ先アドレスの計算を行って先行ジャンプ
処理を行う。この際、アドレス計算に伴うレジスタの読
出し時に書込み予約のチエツクが行われ、先行命令がレ
ジスタまたはメモリに対して書込み処理を終了していな
いために予約があることが指示されれば、先行命令のＥ
ステージ３５での書込み処理が終了するまで待機状態に
なる。

Ａステージ３３では、Ｄステージ３２で先行ジャンプを
行わなかったジャンプ命令に対して先行ジャンプ処理を
行う。絶対値アドレスへのジャンプあるいはレジスタ間
接アドレッシングのジャンプ等に対してはＡステージ３
３で先行ジャンプが行われる。先行ジャンプを行った無
条件ジャンプ命令に対してはＲコード４３やＦコード４
４は出力されず、Ａステージ３３で命令の処理を終了す
る。

（４，２，４）　　ｒマイクロｌｌ０Ｍアクセスステー
ジ」オペランドフェッチステージ（Ｆステージ）３４で
の処理も大きく２つに分かれる。第１はマイクロＲＯＭ
のアクセス処理であり、特にＲステージ３７と称す。第
２はオペランドプリフェッチ処理であり、特にＯＦステ
ージ３８と称す。Ｒステージ３７とＯＦステージ３８と
は必ずしも同時に動作するわけではなく、データキャッ
シュのミス、ヒント、データＴＬＢのミス、ヒント等に
依存して、動作タイミングが異なる。

Ｒステージ３７の処理であるマイクロＲＯＭアクセス処
理はＲコード４３に対して次のＥステージ３５での実行
に使用される実行制御コードであるＥコード４５を作り
出すためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理とである。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、第１マイクロＲＯＰ
部１１３及び第２マイクロＲＯＭ部１１４がＥステージ
３５で使用され、次のＲ：Ｉ−ド４３がマイクロＲＯＭ
アクセス待ちになる場合がある。Ｒコード４３に対する
マイクロＲＯＭアクセスが行われるのは、Ｅステージ３
５でのマイクロＲＯＭアクセスが行われない場合である
。本発明のデータ処理装置１００では多くの整数演算命
令が１マイクロプログラムステツプで行われ、多くの浮
動小数点演算命令が２マイクロプログラムステツプで行
われるため、実際にはＲコード４３に対するマイクロＲ
ＯＭアクセスが次々と行われる可能性が高い。

（４，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３８はＦス
テージ３４が行う」二連の２つの処理の内のオペランド
プリフェッチ処理を行う。

叶ステージ３８では、Ｆコード４４の論理アドレスをデ
ータＴＬＢで物理ア［゛レスに変換してその物理アドレ
スで内蔵データキャッシュあるいは外部のメモリをアク
セスしてオペランドをフェッチし、そのオペラン）・と
Ｆコード４４として転送されてきたその論理アドレスと
を組合わせてＳコード４６ａ４６ｂとして出力する。

】つのＦコード４４では８ハイド境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

Ｆコード４４にはオペランドをアクセスするか否かの指
定も含まれており、Ａステージ３３が計算したオペラン
ドアドレス自体あるいは即値をＥステージ３５へ転送す
る場合にはオペラン）・プリフェッチは行われず、Ｆコ
ード４４の内容をＳコード４６ａ、　４６ｂとして転送
する。プリフェッチしようとするオペランドとＥステー
ジ３５が書込み処理を行おうとするオペランドとが一致
する場合は、オペランドプリフェッチは内蔵データキヤ
ノンユからも外部からも行われず、バイパスして行われ
る。

（１，２，６）　　ｒ実行ステージ、１実行ステージ（
Ｅステージ）３５はＥニート４５とＳコード４６ａ、　
４Ｇｂとを入力として動作する。このＥステージ３５が
命令を実行するステージであり、Ｆステージ３４以前の
ステージで行われた処理は全てＦステージ３５のための
前処理である。Ｅステージ３５でジャンプが実行された
り、ＥＩＴ処理が起動されたりした場合は、ＩＦステー
ジ３１〜トスう−−ン３４までの処理しよずべて無効化
される。Ｅステージ３５はマイクロプログラムにより制
御され、１マコート４５にて示されたマイクロプログラ
ムルーチンのエントリ番地からの一連のマイクロ命令を
実行することにより命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード（
特にＥｌコードと称す）と浮動小数点演算部１１８を制
御するコード（特にＥＦコニーと称す）とがある。Ｅｌ
コードとＥＦコニーとは独立に出力されることも可能で
あり、両コードが独立して出力された場合には、Ｅステ
ージ３５では整数演算部１１７と浮動小数点演算部１１
８とが並列に動作する。例えば浮動小数点演算部１１８
でメモリオペランドを持たない浮動小数点演算命令を実
行する場合、この動作は整数演算部１１７の動作と並行
して実行される。

整数演算であっても浮動小数点演算であっても、マイク
ロＲＯＭの読出しとマイクロ命令の実行とはパイプライ
ン化されて行われる。従って、マイクロプログラムで分
岐が発生した場合はＩマイクロステップの空きが生しる
。Ｅステージ３５ではＡステージ３３が行ったレジスタ
またはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切目のタイミングにおいてＥステー
ジ３５が直接受付け、マイクロプログラムにより必要な
処理が実行される。その他の各種ＥＩＴの処理もＥステ
ージ３５でマイクロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ４７ｂ
とストア処理を行う命令のプログラムカウンタ値との両
方を出力する。また、トレース動作中はオペランドのス
トア動作とは関係なしに、実行した命令のプログラムカ
ウンタ値がＥステージ３５からＳステージ３６へ出力さ
れる。

（４，２，７）　　ｒオペラントスＩ・アステージ」オ
ペランドストアステージ（Ｓステージ）３６はＷツー１
′の論理アドレス４７ａをデータＴ１、Ｂで物理アドレ
スに変換し、そのアドレスでＷコードのデータ４７ｂを
内蔵デークキャノシュにストアする。

同時にＷコード４１ａ、　４７ｂとプログラムカウンタ
値とをストアバッファに入力し、データＴ１、Ｂから出
力された物理アドレスを用いて外部のメモリへＷコード
のデータ４７ｂをストアする処理が行われる。

Ｓステージ３６の動作はオペランドアクセス部１２０で
行われ、データＴＬＢまたは内蔵データキャッシュがミ
スした場合のアドレス変換処理及び内蔵データキャッシ
ュの入替え処理も行う。

オペランドのストア処理でＢＩＴが検出された場合は、
ストアバッファにＷコード４７ａ、　４７ｂとプログラ
ｌ、カウンタ値とが保持されたままの状態で、Ｅステー
ジ３５にＥＩＴの検出が通知される。

（４，３）　　ｒ各バイブラインステージの状態制御」
パイプラインの各ステージは人力ランチと出力ラッチと
を有し、他のステージとは独立に動作することを基本と
する。各ステージは１つ０ｉｊに行った処理が終了し、
その処理結果を出力ラッチから次のステージの人カラ、
ヂヘ転送し、自ステージの人力ランチに次の処理に必要
な入力信号が全て揃えば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が全て有効となり、
現在の処理結果を後段のステージの入力ラノチヘ転送し
て出力ラッチが空になった場合に次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が全て揃っている必要がある。人力信号が揃っていな
い場合には、そのステージは待ち状態（入力待ち）にな
る。出力ランチから次のステージの入力ランチへの転送
が行われる場合には次のステージの人力ランチが空き４
ＪＳＥになっている必要があり、次のステージの人力ラ
ンチが空き状態でない場合もパイプラインステージは待
ち状！さ（出力待ち）になる。また、キャッシュ、　Ｔ
ＬＢがミスしたり、パイプラインで処理中の命令相互間
にデータ干渉が生じたような場合には、１つのステージ
の処理に複数クロックが必要となり、パイプライン処理
が遅延する。

（以　下　余、白） （５）「データ演算部の動作の詳細な説明」第３図は本
発明のデータ処理装置１００の整数演算部１１７の詳細
なブロック図であり、オペランドアドレス計算部１１５
．　　浮動小数点演算部１１８．　　オペランドアクセ
ス部１２０も共に示されている。

ＳＡレジスタ２１０はオペランドアドレス計算部１１５
から整数演算部１１７へ出力されるオペランドアドレス
及び即値を保持するレジスタである。

ＡＡレジスタ２１１は整数演算部１１７からオペランド
アクセス部１２０ヘアドレスを出力するためのレジスタ
であり、保持内容に対する１、　２．４．８のインクリ
メント／デクリメント機能を有する。８をインクリメン
ト／デクリメントする機能は、８バイト浮動小数点数を
浮動小数点レジスタとメモリとの間で転送する際に４バ
イトの２つの整数を汎用レジスタとメモリとの間で同時
に転送する場合に有意義な機能である。

レジスタファイル２１３は整数演算部１１７内の種々の
データを保持する。またレジスタファイル２１３は主Ａ
ＬＵ２１５と補助ＡＬＵ２１２とにそれぞれ３本の４バ
イトのバスで結合されており、２つのレジスタ上のオペ
ランドを対象として加算、比較等の演算を主ＡＬＵ２］
５または補助ＡＬＵ２１２に行わせることが可能である
。

ＤＤレジスタ２１３は整数演算部１】７とオペランドア
クセス部１２０との間でデータを人出力するためのイン
タフェイスレジスタであり、８バイトのＤｒｌバス１２
３でオペランドアクセス部と結合している。

ＦＦレジスタ２１７は整数演算部１１７と浮動小数点演
算部１１８とのインタフェイスレジスタである。

プライオリティエンコーダ部２１４は、ビット列中の先
頭の”１２または“０″の位置をサーチしたり、連続し
た２ビットが“ビまたは０″であるフィールドの先頭の
位置をサーチする。

レジスタ番地指定回路２１８は、第１マイクロＲＯＭ部
１１３の指示に従って第１マイクロＲＯＭ部１１３が指
定したレジスタ番地またはプライオリティエンコーダ部
２１４が指定したレジスタ番地に従ってレジスタファイ
ル２１３に対するデータの読み書きを制御する。

以下プライオリティエンコーダ部２１４　とレジスタ番
地指定回路２１８との詳細構成及びＬＤ？Ｉ命令とＳＴ
Ｆ命令との動作を述べる。

（５，１，）　　ｒプライオリティエンコーダの詳細構
成」第１図はプライオリティエンコーダ部２１４の詳細
なブロック図である。

プライオリティエンコーダ部２１４　はビット列生成回
路Ｉ、オフセット値指定回路２．２つのブライメリティ
エンコード回路３及び４．エンコード結果判定回路７等
にて構成されている。

ビ、１・副生成回路１はＳ１バス２２１から入力された
１６ビノトまたは３２ビットのビット列を保持する機能
、“０”と“どとを反転する機能、ビット順序を逆転す
る機能、隣接ビット間の論理積をとる機能を有し、これ
らの変換が加えられたビット列を第１エンコード回路３
及び第２エンコード回路４へ出力する。

第２図はビット列生成回路１の詳細な構成を示すブロッ
ク図である。

Ｓ１バス２２１から入力された値はそのままセレクタ１
０に入力される他、インバータにより反転されたビット
列としてもセレクタ１０に入力される。セレクタ１０は
反転されたビット列または反転されていないビット列の
いずれかを１して出力し、大カラソチ１１に保持させる
。

大カラソチ１１の出力は必要に応してビット正順逆順指
定回路１２でビット順序を逆転して第１エンコード回路
３に入力される。ビット正順逆順指定回路１２の出力は
また、論理積回路１３により各ビットについてそれぞれ
の上位側に隣接するビットとの論理積がとられて第２エ
ンコード回路４に入力される。

オフセット値指定回路２はＳ２ハス２２２から入力され
た５ヒ゛ソトのオフセット（直をイ呆持し、そのイ直を
第１エンコード回路３及び第２エンコード回路４へ出力
する。また命令デコード部２は、エンコード結果判定回
路７から出力されるオフセット値を入力し、その値に”
１”または”２”を加算する加算機能がある。

第１エンコード回路３と第２エンコード回路４とは同一
に回路構成されたプライオリティエンコード回路であり
、ビット列生成回路１から入力されたビット列を対象と
してオフセット指定回路２で指定されたビット位置以降
でサーチして最初の“ビのピッＩ・位置を出力する組合
せ論理回路である。

エンコード結果判定回路７は第１エンコード回路３と第
２エンコード回路４とから出力されるエンコード値とＡ
Ａババス２２の下位３ビットとを入力とし、オフセット
値指定回路２ヘエンコード結果と加算すべき値とを出力
し、レジスタ番地指定回路２１８へレジスタ番号と２つ
のレジスタとを同時アクセスすべきか否かを示す並列ア
クセス信号８を出力する他、第１エンコード回路３から
出力されたエンコード値をＤ１バス２２５へ出力するこ
ともできる。また、エンコード結果判定回路７は第１エ
ンコード回路３の出力の“１″　と“０１　とを反転し
た値をレジスタ番地指定回路２１８へ出力することもで
きる。

並列アクセス信号８はＡＡババス２２の下位３ビフトが
すべて“０″で且つ第１エンコード回路３と第２エンコ
ード回路４とのエンコード結果が同じ値である場合にア
サートされる。

（５，２）　　ｒレジスタ番地指定回路」第８図はレジ
スタ番地指定回路２１８の詳細な構成を示すブロック図
である。

レジスタ番地指定回路２１８は、第１マイクロＲＯＭ部
１１３で指定されたレジスタ番地またはプライオリティ
エンコーダ部２１４で指定されたレジスタ番号をデコー
ドし、Ｓ１バス２２Ｌ　　Ｓ２バス２２２．　　旧ハス
２２５．　１１３バス２２６に対するレジスタファイル
２１３の人出力を制御する。

第１マイクロＲＯＭ部１１３からは汎用レジスタと作業
用レジスタとのアクセスが可能で各バスについて５ビッ
トで入力または出力するレジスタ番地が指定される。プ
ライオリティエンコーダ部２１４からはレジスタファイ
ル２１３中の入力または出力を行う汎用レジスタ番号が
４ビットで指定され、レジスタ番地指定回路２１８のセ
レクタ（１７，１８，１９２０）への入力段階で上位に
“０″を拡張してレジス夕番地とされる。

第１マイクロＲＯＭ部１】３で各バス毎に指定されたレ
ジスタ番地とプライオリティエンコーダ部２１４で指定
されたレジスタ番号とはセレクタ１７．１８１９、２０
によりいずれかが選ＩＪ＜されてそれぞれのハス用のデ
コード回路１７°、　１Ｂ’、　１９’、　２０“へ入
力される。

本発明のデータ処理装置１．００では、転送命令あるい
は加算命令等の単純な命令では第１マイクロＲＯＭ部１
１３から出力されたレジスタ番地に従って各バスに入出
力するレジスタを制御するため、レジスタ番地が各バス
毎のデコード回路１７’、　１Ｂ’。

１９’、　２０’でデコードされ、その出力信号に従っ
てレジスタファイル２１６をアクセスするが、一部の高
機能命令ではデコード回路１７’、　１Ｂ’、　＋９’
、　２０から出力された制御信号をシフトすることによ
り、本来のデコード結果とは異なるデコード結果にてレ
ジスタファイル２１３をアクセスする。

Ｓ２バス２２２とＤ３バス２２６　とは高機能命令の実
行に際して２つのレジスタを並列アクセスする場合に、
プライオリティエンコーダ部２１４により指定されたレ
ジスタ番号より１つ大きなレジスタ番号のレジスタをア
クセスするためにデコード結果を１ビット上位側ヘシフ
トしてレジスタファイル２１３へ出力する。この機能は
デコーダ１８′　　と２０゛　　とがデコード結果のビ
ット列を出力する制御信号線群と、そのビット列を１ビ
ット上位側にソフトしたビット列を出力する制御信号線
群とをセレクタ１５１６でそれぞれ１ビットシフｌ−１
，たビット列を出力する制御信号線群を選択することに
より実現される。

またＳ１バス２２１は高機能命令の実行に際して２つの
レジスタを並列アクセスする場合、プライオリティエン
コーダ部２１４により指定されたレジスタ番号より１つ
小さなレジスタ番号のレジスタをアクセスするためにデ
コーダ１７゛　のデコード結果を１ビット下位側ヘシフ
トしてレジスタファイル２１３へ出力する。この機能は
デコーダ＋７’　がデコード結果のビット列を出ノｊす
る制御信号線群とそのビット列を１ビット下位側にシフ
トしたビット列を出力する制御信号線群とをセレクタ１
４でそれぞれ１ビットシフｌ−ｔ、たビット列を出力す
る制御信号線群を選択することにより実現される。

（５，３）　　ｒＬ聞命令の動作」 第３０図はＬＤＭ命令のオペレーションコードの一例を
示す模式Ｒ１第３２図はＬＭＤ命令を実行する場合の整
数演算部１１７の動作手順を示すフローヂャーｌ−であ
る。

このＬ？ｌＤ命令は６個の汎用レジスタＲ１，Ｒ４，Ｒ
５Ｒ６，Ｒ７，Ｒ８にスタック顛域から６個の４バイト
データをロードする命令である。本発明のデータ処理装
置１００でこの命令を実行する場合、第１マイクロＲＯ
Ｍ部１１３の制御により第３２図に示すフローチャート
に従って整数演算部１１７が動作する。

この例ではビット列生成回路ｌでレジスタリスト”０１
００１１１１１０００００００’が変換され、第１エン
コード回路３がエンコードするビット列は“０１００１
１１１１０００００００００００００００００００００
００″となり、第２エンコード回路４がエンコードする
ビット列は“００００１１１１０００００００００００
０００００００００００００”となる。これらのビット
列をサーチすると、レジスタ番号「４゜５．７」で２つ
のサーチ結果が一致するが、レジスタ番号「４」の場合
は静バス１２２の下位３ビット力じ０”ではないため、
レジスタＲ１とＲ４とには１回の操作で４バイトずつデ
ータがロードされ、レジスタＲ５とＲ６，Ｒ７とＲ８に
はそれぞれ並列にデータがロードされることとなる。

レジスタＲ５とｌ？６．　Ｒ７とＲ８を同時にアクセス
する場合、エンコード結果判定回路７から出力される並
列アクセス信号８がアサートされる。この並列アクセス
信号８に従って、デコード結果のビット列を１ビット上
位側ヘシフトしたビット列が転送される制御線をセレク
タ１６が選ｉＲすることにより、エンコード結果判定回
路７から出力されたレジスタ番号より１つ大きな番号の
レジスタに値がロードされる。

（５，４）　　ｒＳＴＭ命令の動作」 デスティネーションのアドレッシングモードがａ−３Ｐ
モード以外の３７Ｍ命令を実行する場合、ＬＤＭ命令と
同じフォーマ７トレジスタリストを処理するだめにプラ
イオリティエンコーダ部２１４の動作ハＬＤＭ命令の場
合と同様である。また、レジスタ番地指定回路２１８で
はＳ２バス２２２へ出力するレジスタ番地として、人力
されたレジスタ番地よりも１つ大きな番地のレジスタを
アクセスするため、デコード結果のビット列を１ビット
上位側ヘシフトシたビット列が転送される制御線をセレ
クタ１５が選択する。

デスティネーションのアドレッシングモートがａ−ｓｒ
＋モードである３７Ｍ命令を実行する場合、Ｌ［］？１
命令と異なるフォーマノトレジスクリス］・を処理する
ので、プライオリティエンコーダ部２１４の動作が一部
異なる。この場合、エンコード結果判定回路７からオフ
セット値指定回路２へは第１エンコード回路３から出力
された値がそのまま転送されるが、レジスタ番地指定回
路２１８へは第１エンコード回路３から出力された値の
“０′と“１″とを反転した値が出力される。つまり、
オフセット値指定回路２にはサーチしてエンコードした
ビット番号そのものが転送されるが、レジスタ番地指定
回路２１８へは捜査してエンコードしたビット番月に対
応するレジスタ番号が出力されることになる。

またこの場合、レジスタ番地指定回路２１８では、並列
アクセス信号８がアサートされた場合、Ｓ２ハス２２２
へは人力されたレジスタ番地のレジスタから値が出力さ
れ、Ｓ１ハス２２１へは入力されたレジスタ番地より１
つレジスタ番地が小さいレジスタから値が出力される。

この機能はデコード結果のビット列を１ビット下位側ヘ
シフｌ−したビット列を転送する制御線をセレクタ１４
が選択することにより行われる。

例えば、第３１図に示した３７Ｍ命令の例では第１エン
コード回路３のサーチ対象となるビット列は“００００
０００１１１１１００１００００００００００００００
０００”であり、第２エンコード回路４のサーチ対象と
なるビット列は°０００００００１１１１００００００
０００００００００００００００”である。最初のエン
コード動作では、エンコード結果判定回路７へは第１エ
ンコード回路３と第２エンコード回路４とからは共に値
「７」が入力され、静バス１２２からは出力されるアド
レス“Ｈ”０Ｏ００１ＦＦ８”の下位３ビットの“０”
が人力される。エンコード結果判定回路７はこれらの入
力に基づいてオフセット指定回路には値「７」と加算値
「２」とを出。

力し、レジスタ番地指定回路２１８へは「７」を２進数
表現した値“０１１１″の反転である°１０００”に対
応するレジスタ番号「８」を出力し、並列アクセス信号
８をアサートする。

レジスタ番地指定回路２１８では入力されたレジスタ番
号「８」をデコードし、Ｓ２バス２２２へはレジスタＲ
８からデータを続出し、Ｓｌバス２２１へはデコード結
果を１ビット下位側へシフトしたビット列を転送する制
御線をセレクタ１４で選択することによりレジスタＲ７
からデータを続出す。Ｓ１バス２２１とＳ２バス２２２
とへ読出された２つのデータはＤＤレジスタ２１６で連
結され、１つの８バイトデータとしてＤＤババス通じて
オペランドアクセス部１２０へ転送され、内蔵データキ
ャッシュあるいは外部メモリにストアされる。

（６）「外部アクセス動作」 （６，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は電源Ｖｃｃと接地ＧＮ
Ｄ、　　６４本のデータピンと３２本のアドレスピンと
３２木の命令ピン、入カクロソクＣＬＫの他に種々の制
御信月を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンには物理アドレスが出力される。

ＣＬＫは外部入カクロソクであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローフ゛ＤＡＳ＃はアドレスピンへ
出力されたデータアドレスが有効であることを示す。

リードライトＲ／Ｗｌｌはデータピンでのハスサイクル
が入力であるか出力であるかを区別する。

データストローブＤＳＩは本発明のデータ処理装置１０
０がデータ入力準備を完了したことまたは本発明のデー
タ処理装置１００からデータが出力されたことを示す。

ＤＣＩＩは本発明のデータ処理装置１．００にデータア
クセスサイクルを終了してもよいことを通知する信号で
ある。

ＢＡＴ（０：２）は第２８図に示す如く、ア［ルスビン
とデータピンとの値の意味を示す。

命令アドレスストローブＩＡ舖はアドレスビンへ出力さ
れた命令アドレスがイラ効であることを示す。

命令ストローブＩＳＩは本発明のデータ処理装置１００
が命令入力準備を完了したことを示す。

１（Ｊは本発明のデータ処理装置１００に命令アクセス
サイクルを終了してもよいことを通知する信号である。

ホールドリクエストＨＲＥＱ＃は本発明のデータ処理装
置ｌＯＯにバス権を要求する信号である。

）ＩＡｃＫ＃は本発明のデータ処理装置１００が１ＩＲ
ＥＱ＃を受付けてバス権を他のデバイスに渡したことを
示す信号である。

１１１ＥＱ（０：２）は外部割込み要求信号である。

ＩＡＣＫＩＩは本発明のデータ処理装置１００が外部割
込みを受付け、割込みベクトルアクセスサイクルを行っ
ていることを示す信号である。

（６，２）　　Ｉ外部デバイスのアクセス１本発明のデ
ータ処理装置１００を用いた第６図に示すシステム構成
例では、本発明のデータ処理装置１００とデータキャッ
シュ１．０７．１．０８とはデータビンに接続されてい
るデータバス１０２．　　アドレスビンに接続されてい
るアドレスバス１０１　の他、ＢＡＴ（０：２）、　Ｄ
ＡＳＩｌ、　Ｒ／ＷＬ　ＤＳＩＩ、　ＤＣロ　とでも接
続されている。本発明のデータ処理装置１００と命令キ
ャッシュ１０６とは命令ピンに接続されている命令ハス
Ｉ０３．　　アドレスバス１０１の他、ＢＡＴ（０＋２
）、　　１４ｓＩｌＩ８１．　Ｉｃｅとでも接続されて
いる。

クロックＣＬＫはシステム全体に供給されシステムの基
本タイミングを決定する。

本発明のデータ処理装置１００は、標準アクセスモード
でのバスアクセスではデータバス１０２を用いたデータ
アクセスと命令バス１０３を用いた命令アクセスとを、
それぞれ十分高速な外部メモリに対して外部入力クロッ
クＣＬＫの２サイクルに１度の割合で行える。

また本発明のデータ処理装置１００は、クワッドアクセ
スモードでのバスアクセスではデータバス１０２を用い
たデータアクセスと命令バス１０３を用いた命令アクセ
スとを、それぞれ十分高速な外部のメモリに対して外部
入力クロックＣＬＫの５サイクルに４度の割合で行える
。

アドレスバス１０１　はデータキャッシュ１０７．１０
８のアクセスと命令キャッシュ１０６のアクセスとのビ
し。

（７）［本発明の他の実施例」 上記実施例では、２人力の論理積演算回路でレジスタリ
ストのビット列の各ビットについて隣接した２ビットの
論理積をとった結果から“１”をサーチしてそのビット
位置をエンコードすることにより、２つのレジスタを同
時に操作しているが、３人力またはそれ以上の人力を有
する論理積演算回路で連続する３つまたはそれ以上ビッ
トの論理積をとり、その結果から“１”をサーチしてそ
のビット位置をエンコードすることにより、３つまたは
それ以上のレジスタを同時に操作する構成を採ることの
可能である。

また、上記実施例ではレジスタリストで“１″のビット
に対応するレジスタが操作対象となるレジスタである命
令の例について説明したが、レジスタリストで“０″の
ビットに対応するレジスタが操作対象となるレジスタで
ある命令であってもプライオリティエンコーダにサーチ
対象となるビット列を反転した上で入力すれば全く同様
に処理可能である。

また、上記実施例では複数データ転送命令として１０Ｍ
命令とＳＴ？ｌ命令とを例として説明したが、プロシー
ジャの入口で複数のレジスタ中のデータの退避を行うと
共にスタックフレームの形成を行う命令、あるいはプロ
シージャの出口で複数のレジスタへのデータの復、１４
とスタックフレームの解消とを行う命令等、レジスタリ
ストを用いて転送すべきレジスタを指定する命令であれ
ば上記実施例と同様の処理が可能である。

［発明の効果］ 以上に詳述した如く、本発明のプライオリティエンコー
ダ及びそれを備えたデータ処理装置は、レジスタリスト
であるビット列を保持するレジスタと、このレジスタに
保持されたビット列の各ビットについて隣接した上位ビ
ットとの論理積演算を行う演算回路と、この演算回路の
出力ビット列中から“１”（または“０″）の先頭の位
置をサーチしてそのビット位置をエンコードするエンコ
ード回路を備えることにより、レジスタリスト中の“１
＃（または“０“）が２ビット連続するビット位置をエ
ンコードする。このため、レジスタリストに指定された
連続する２つのレジスタを一度に特定することが可能に
なる。この機能は２つのレジスタに保持された２つのデ
ータを同時にアクセスするためには必須の機能であり、
データ処理装置等において２つのデータに対して並列操
作を行うことを可能にする。

また、命令をデコードする命令デコーダと、データを保
持する複数の汎用レジスタと上述のプライオリティエン
コーダとを有し、命令デコーダの出力信号に従って命令
を実行する命令実行手段を備え、命令デコーダが複数デ
ータ転送命令をデコードした場合に、命令実行手段が、
複数データ転送命令のレジスタリストを上記プライオリ
ティエンコーダでエンコードし、レジスタリスト中の０
１′（または“０”）が連続した位置から複数データ転
送命令のオペランドとなるデータを保持する２つのレジ
スタの番地を特定して２つのレジスタを同時にアクセス
することにより、２つのデータを同時に操作する。この
ため、例えば連続したレジスタ番号の複数のレジスタの
内容をレジスタとメモリとの間で転送する場合、連続し
たレジスタ番号の２つのレジスタの内容を同時に処理し
て２つのデータを並列に処理することが可能になる。従
って、コンパイラではプロシージャの出入口で退避ある
いは復帰を行うべきデータは連続した番号のレジスタに
割振る場合が多いので、従来のデータ処理装置に比べ本
発明のデータ処理ｖ装置は最大で２倍の速度でデータを
レジスタからメモリへ退避し、またメモリからレジスタ
へ復帰することが可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のプライオリティエン
コーダ部の詳細な構成を示すブロック図、第２図は本発
明のデータ処理装置のプライオリティエンコーダ部の構
成要素であるビット列生成回路の詳細な構成を示すブロ
ック図、 第３図は本発明のデータ処理装置の整数演算部の構成を
示すブロック図、 第４図は本発明のデータ処理装置の全体構成を示すブロ
ック図、 第５図は本発明のデータ処理装置のパイプライン処理ス
テージの説明のための模式図、第６図は本発明のデータ
処理装置を用いたデータ処理システムの構成例を示すブ
ロック図、第７図は本発明のデータ処理装置の入出力信
号ピンを示す模式図、 第８図は本発明のデータ処理装置のレジスタ番地指定回
路の詳細な構成を示ずブロック図、第９図、第１０図、
第１１図、第１２図及び第１３図は本発明のデータ処理
装置の命令のフォーマントを示す模式図、 第１４図、第１５図、第１６図、第１７図、第１８図、
第１９図１第２０図１第２１図１第２２図、第２３図、
第２４図第２５図、第２６図及び第２７図は本発明のデ
ータ処理装置の命令中のアドレッシングモード指定部の
フォーマットを示す模式図、 第２８図は本発明のデータ処理装置の複数データロード
命令である１０Ｍ命令のフォーマントを示す模式図、 第２９図は本発明のデータ処理装置の複数データストア
命令であるＳＴ？Ｉ命令のフォーマントを示す模式図、 第３０図は本発明のデータ処理装置の複数データロード
命令であるＬＤＭ命令の具体的オペレーションコードの
構成例を示す模式図、 第３１図は本発明のデータ処理装置の複数データストア
命令である３７Ｍ命令の具体的オペレーションコードの
構成例を示す模式図、 第３２図ｆａｌ、　（′ｂ）及びｆｃｌは第３０図に示
されティるＬ［］？１命令の具体例を実行した場合に本
発明のデータ処理装置の命令実行部が行う処理のアルゴ
リズムを示すフローチャートである。 １・・・ビット列生成回路　　２・・・オフセット値指
定回路　　３・・・第１エンコード回Ｂ　　４・・・第
２エンコード回路　　７・・・エンコード結果判定回路
１７、１８．１９．２０・・・セレクタ　１．４．１５
．１６・・・セレクタ　　１７’、　１Ｂ’、　１９’
、　２０・・・デコード回路　　＋０９・・・主メモリ
　　１０７，１．０８・・・データキャッシュ　１１２
・・命令デコード部　１１７・・・整数演算部　１１８
・・・浮動小数点演算部　２１２・・・レジスタファイ
ル　２１４・プライオリティエンコーダ部　２１５・・
・主ＡＬＬＩ　　２１８・・・レジスタ番地指定回路　
２１６・・・ＤＤレジスタなお、図中、同一符号は同一
、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）“１”のビットと“０”のビットとで構成されて
   いるビット列を保持するレジスタと、 該レジスタに保持されたビット列中の各ビ ットについて、それぞれに隣接した少なくとも１ビット
   との論理積演算を行う演算回路と、該演算回路の各論理
   積演算の結果の出力ビ ット列中の“１”または“０”のいずれかの先頭をサー
   チしてそのビット位置を２進数にエンコードすることに
   より、前記レジスタに保持されたビット列中の“１”ま
   たは“０”が２ビット以上連続した位置を出力するエン
   コード回路と を備えたこと特徴とするプライオリティエ ンコーダ。
2. （２）命令をデコードする命令デコード手段と、データ
   を保持する複数のデータレジスタ “１”のビットと“０”のビットとで構成 されているビット列を保持するレジスタ と、前記レジスタに保持されたビット列 中の複数のビットについて隣接した２つ 以上のビットの論理積演算を行う演算回 路と、該演算回路の出力ビット列の“１” または“０”のいずれかの先頭をサーチし てそのビット位置を２進数にエンコード することにより、前記レジスタに保持さ れたビット列中の“１”または“０”が２ビット以上連
   続した位置を出力するエンコ ード回路とにて構成されたプライオリテ ィエンコーダと を有し、前記命令デコード手段の出力信 号に従って命令を実行する命令実行手段と を備え、 前記命令実行手段は、前記命令デコード手 段がビット列で表現されたレジスタリストに従って前記
   データレジスタの内容を複数のオペランドとして操作す
   る命令をデコードした場合に、前記プライオリティエン
   コーダが出力した“１”または“０”が２ビット以上連
   続した位置を、前記命令のオペランドとなるデータが保
   持されているデータレジスタを同時に複数特定した番地
   として前記命令を実行すべくなしてあることを特徴とす
   るデータ処理装置。