JPH04109664A - 静電気保護回路 - Google Patents
静電気保護回路Info
- Publication number
- JPH04109664A JPH04109664A JP22773690A JP22773690A JPH04109664A JP H04109664 A JPH04109664 A JP H04109664A JP 22773690 A JP22773690 A JP 22773690A JP 22773690 A JP22773690 A JP 22773690A JP H04109664 A JPH04109664 A JP H04109664A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- terminals
- electrode
- power supply
- electrostatic protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001681 protective effect Effects 0.000 title abstract 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 230000000295 complement effect Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は静電気保護回路に関し、特にＰ型基板上に形成
した複数の正電源を用いる相補型ＭＯ８半導体集積回路
の静電気保護回路に関する。
した複数の正電源を用いる相補型ＭＯ８半導体集積回路
の静電気保護回路に関する。
従来のこの種の静電気保護回路は、入力端子及び圧力端
子に接続されている集積回路内の素子を、端子に印加さ
れる静電気から保護するに当り、端子とその端子に接続
されている内部素子に供給している電源端子との間及び
端子と接地端子との間の各々にＰＮ接合ダイオードを接
続し、かつ複数の電源端子と接地端子との間に各々ＰＮ
接合タイオードを接続する構成になっていた。
子に接続されている集積回路内の素子を、端子に印加さ
れる静電気から保護するに当り、端子とその端子に接続
されている内部素子に供給している電源端子との間及び
端子と接地端子との間の各々にＰＮ接合ダイオードを接
続し、かつ複数の電源端子と接地端子との間に各々ＰＮ
接合タイオードを接続する構成になっていた。
第２図はその従来の静電気保護回路を示す回路図である
。
。
第２図において、互いに異なる正電圧源の端子１．５が
あり、接地端子６があり、正電源端子５で駆動される回
路の入力端子２，４又は圧力端子があり、正電源端子１
で駆動される回路入力端子３又は出力端子があり、静電
気保護の為のダイオード１７〜２４があり、各入力端子
又は各出力端子と内部素子との接続線が接地線と交叉す
る際に必然的に付く抵抗１５，１６．１７があり、静電
気保護タイオード１９のカソード電極と正電源端子１と
の接続線が正電源端子５からの配線と交叉する際に必然
的に付く抵抗１８がある。
あり、接地端子６があり、正電源端子５で駆動される回
路の入力端子２，４又は圧力端子があり、正電源端子１
で駆動される回路入力端子３又は出力端子があり、静電
気保護の為のダイオード１７〜２４があり、各入力端子
又は各出力端子と内部素子との接続線が接地線と交叉す
る際に必然的に付く抵抗１５，１６．１７があり、静電
気保護タイオード１９のカソード電極と正電源端子１と
の接続線が正電源端子５からの配線と交叉する際に必然
的に付く抵抗１８がある。
ここで、端子３を−（マイナス）、端子１を＋（プラス
）となる様な静電パルスが印加された場合を考えると、
タイオード１９はその降伏電圧でブレイクダウンし、ダ
イオード１９と抵抗１８を介して電流が流れる。抵抗１
８の値がダイオード１９の動作抵抗と比較して充分に無
視し得る程小さければ、端子３と端子ｌとの間の電圧は
、ダイオード１９のブレイクダウンによってクランプさ
れる為、端子３の電位は上らす、端子３に接続する内部
回路は静電パルスによる破壊を回避できるが、一般に要
求される静電耐量を確保するには、タイオード１９の動
作抵抗は数Ω以下でなければならす、従って抵抗１８の
値をこれより充分に小さくする為には、抵抗１８の幅を
極めて大きくしなければならない。
）となる様な静電パルスが印加された場合を考えると、
タイオード１９はその降伏電圧でブレイクダウンし、ダ
イオード１９と抵抗１８を介して電流が流れる。抵抗１
８の値がダイオード１９の動作抵抗と比較して充分に無
視し得る程小さければ、端子３と端子ｌとの間の電圧は
、ダイオード１９のブレイクダウンによってクランプさ
れる為、端子３の電位は上らす、端子３に接続する内部
回路は静電パルスによる破壊を回避できるが、一般に要
求される静電耐量を確保するには、タイオード１９の動
作抵抗は数Ω以下でなければならす、従って抵抗１８の
値をこれより充分に小さくする為には、抵抗１８の幅を
極めて大きくしなければならない。
前述した従来の静電気保護回路は、第２図の様に複数の
正電源系の端子１，５が交互に配置されている場合には
、静電気保護ダイオード１７〜２４と直列に必然的に抵
抗１５〜１８がついてしまい、又静電気保護能力を確保
する為には、その抵抗値を小さくしなくてはならない。
正電源系の端子１，５が交互に配置されている場合には
、静電気保護ダイオード１７〜２４と直列に必然的に抵
抗１５〜１８がついてしまい、又静電気保護能力を確保
する為には、その抵抗値を小さくしなくてはならない。
即ち、その抵抗の幅を極めて大きくしなければならす、
隣接する端子との端子間幅も広くとらなければならない
という欠点がある。
隣接する端子との端子間幅も広くとらなければならない
という欠点がある。
これでは、ＬＳＩのチップ面積を大きくすることになり
、ＬＳＩの静電気保護回路としての重大な欠点である。
、ＬＳＩの静電気保護回路としての重大な欠点である。
本発明の目的は、前記欠点が解決し、抵抗の幅を大きく
しなくて済むようにした静電気保護回路を提供すること
にある。
しなくて済むようにした静電気保護回路を提供すること
にある。
本発明の構成は、半導体集積回路基板に接続された複数
の電源端子、大圧力端子に設けられた静電気保護回路に
おいて、前記電源端子、入出力端子と前記接地端子との
間に、ゲートと一生電極とを短絡したＭＯＳ）ランジス
タをそれぞれ設けたことを特徴とする。
の電源端子、大圧力端子に設けられた静電気保護回路に
おいて、前記電源端子、入出力端子と前記接地端子との
間に、ゲートと一生電極とを短絡したＭＯＳ）ランジス
タをそれぞれ設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の静電気保護回路を示す回路
図である。第１図において、本実施例の静電気保護回路
は、端子１，５が互いに異なる正電圧源端子てあり、端
子６が接地端子であり、トランジスタ７〜１１はＮチャ
ネルＭＯ８）ランジスタであり、端子２，４が正電源５
で駆動される回路の入力端子、又は出力端子であり、端
子３が正電源ｌで駆動される回路の入力端子又は出力端
子である。
図である。第１図において、本実施例の静電気保護回路
は、端子１，５が互いに異なる正電圧源端子てあり、端
子６が接地端子であり、トランジスタ７〜１１はＮチャ
ネルＭＯ８）ランジスタであり、端子２，４が正電源５
で駆動される回路の入力端子、又は出力端子であり、端
子３が正電源ｌで駆動される回路の入力端子又は出力端
子である。
本実施例の静電気保護回路の構成は、複数の正電源を使
うＰ型半導体基板上に形成した相補型ＭＯＳ集積回路に
おいて、各々の電源端子１，５にドレイン電極を接続し
、接地電極にソース電極、ゲート電極、バックゲート電
極を接続したＮチャネルＭＯ３）ランジスタフ、１１を
正電源の個数分有し、前記集積回路の入力端子及び出力
端子２，３．４の各々と接地端子６０間に、Ｎチャネル
ＭＯ３）ランジスタ８，９．１０のドレイン電極とソー
ス電極を各々に接続し、これらのゲート電極及びバック
ゲート電極を各々接地端子６に接続した事を特徴とする
。
うＰ型半導体基板上に形成した相補型ＭＯＳ集積回路に
おいて、各々の電源端子１，５にドレイン電極を接続し
、接地電極にソース電極、ゲート電極、バックゲート電
極を接続したＮチャネルＭＯ３）ランジスタフ、１１を
正電源の個数分有し、前記集積回路の入力端子及び出力
端子２，３．４の各々と接地端子６０間に、Ｎチャネル
ＭＯ３）ランジスタ８，９．１０のドレイン電極とソー
ス電極を各々に接続し、これらのゲート電極及びバック
ゲート電極を各々接地端子６に接続した事を特徴とする
。
即ち、Ｐ型半導体基板上に形成したＬＳＩにおいて、ソ
ース電極とゲート電極を接続したＮチャネル型ＭＯ３Ｉ
−ランシスタを用い、各端子の各々にＮＭＯＳタイオー
ドのドレイン電極を接続し、接地端子にＮＭＯＳダイオ
ード各４のソース電極を接続し、かつ補数の正電圧端子
各々にドレイン電極を接続し、接地端子にソース電極を
接続した正電源端子数と同じ個数のＮＭＯＳダイオード
を有している。
ース電極とゲート電極を接続したＮチャネル型ＭＯ３Ｉ
−ランシスタを用い、各端子の各々にＮＭＯＳタイオー
ドのドレイン電極を接続し、接地端子にＮＭＯＳダイオ
ード各４のソース電極を接続し、かつ補数の正電圧端子
各々にドレイン電極を接続し、接地端子にソース電極を
接続した正電源端子数と同じ個数のＮＭＯＳダイオード
を有している。
ここで、ＮチャネルＭＯＳトランジスタ７〜１１が、静
電気保護素子であり、各入力（又は出力）端子１〜５は
、接地端子６との間に静電気保護素子を接続しているた
けであって、第２図のように各入力（又は圧力）端子と
それらに接続される回路を駆動する電源端子との間には
、静電気保護素子を接続していない。この為、各入力（
又は出力）端子の周囲には、接地線２０のみを配すれば
良く、第１図からも判る様に、各入力（又は出力）端子
と静電気保護素子との間の配線は、電源線と交叉する事
なく従って、抵抗はつかない。
電気保護素子であり、各入力（又は出力）端子１〜５は
、接地端子６との間に静電気保護素子を接続しているた
けであって、第２図のように各入力（又は圧力）端子と
それらに接続される回路を駆動する電源端子との間には
、静電気保護素子を接続していない。この為、各入力（
又は出力）端子の周囲には、接地線２０のみを配すれば
良く、第１図からも判る様に、各入力（又は出力）端子
と静電気保護素子との間の配線は、電源線と交叉する事
なく従って、抵抗はつかない。
又、各入力（又は出力）端子相互及び、各入力（又は出
力）端子と正電源端子の間、正電源端子間は、いずれも
２個のＮＭＯＳダイオードを向い合せて接続しているた
め、［（ＮチャネルＭＯ８）ランシスタの降伏電圧Ｖｎ
ｖｔ＋ｓ） ＋ （ドレインとバックケートによるＰＮ
接合のＶＦ）’）てクランプされる。従って、これらの
端子の電位は上らず、これらの端子に接続している内部
回路は静電パルスによる破壊を回避できる。
力）端子と正電源端子の間、正電源端子間は、いずれも
２個のＮＭＯＳダイオードを向い合せて接続しているた
め、［（ＮチャネルＭＯ８）ランシスタの降伏電圧Ｖｎ
ｖｔ＋ｓ） ＋ （ドレインとバックケートによるＰＮ
接合のＶＦ）’）てクランプされる。従って、これらの
端子の電位は上らず、これらの端子に接続している内部
回路は静電パルスによる破壊を回避できる。
以上説明したように、本発明は、静電気保護素子として
接地電極と各端子との間にＮチャネルＭＯ８）ランジス
タのみを用いる事により、静電気保護ができ、端子間に
配置すべき素子として抵抗は不要で、Ｎ型ＭＯ８）ラン
ジスタ１個だけで済み、この為隣接する端子との端子間
隔も狭くでき、チップ面積をコンパクトにできる効果が
ある。
接地電極と各端子との間にＮチャネルＭＯ８）ランジス
タのみを用いる事により、静電気保護ができ、端子間に
配置すべき素子として抵抗は不要で、Ｎ型ＭＯ８）ラン
ジスタ１個だけで済み、この為隣接する端子との端子間
隔も狭くでき、チップ面積をコンパクトにできる効果が
ある。
第１図は本発明の実施例の静電気保護回路を示す回路、
第２図は従来例の回路である。 １．５ ・・正電源端子、２，３．４・・・・・正電源
で駆動される回路の入力（又は出力）端子、６・・・・
接地端子、７〜１１・・・・・・ＮチャネルＭＯＳトラ
ンジスタ、１７〜２４・・・・・ＰＮ接合タイオート、
１５〜１８・・・・・抵抗。 代理人 弁理士 内 原 晋
第２図は従来例の回路である。 １．５ ・・正電源端子、２，３．４・・・・・正電源
で駆動される回路の入力（又は出力）端子、６・・・・
接地端子、７〜１１・・・・・・ＮチャネルＭＯＳトラ
ンジスタ、１７〜２４・・・・・ＰＮ接合タイオート、
１５〜１８・・・・・抵抗。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体集積回路基板に接続された複数の電源端子、入出
力端子に設けられた静電気保護回路において、前記電源
端子、入出力端子と前記接地端子との間に、ゲートと一
主電極とを短絡したＭＯＳトランジスタをそれぞれ設け
たことを特徴とする静電気保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227736A JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227736A JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109664A true JPH04109664A (ja) | 1992-04-10 |
| JP2659269B2 JP2659269B2 (ja) | 1997-09-30 |
Family
ID=16865559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227736A Expired - Fee Related JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926234A (en) * | 1994-03-02 | 1999-07-20 | Sharp Kabushiki Kaisha | Liquid crystal display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520236U (ja) * | 1978-07-26 | 1980-02-08 | ||
| JPH03257968A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体集積装置 |
-
1990
- 1990-08-29 JP JP2227736A patent/JP2659269B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520236U (ja) * | 1978-07-26 | 1980-02-08 | ||
| JPH03257968A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体集積装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926234A (en) * | 1994-03-02 | 1999-07-20 | Sharp Kabushiki Kaisha | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659269B2 (ja) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100260960B1 (ko) | 상보형 금속 산화물 반도체 집적 회로용 정전방전보호 | |
| JP4322806B2 (ja) | 静電気放電保護回路及び動作方法 | |
| KR100223888B1 (ko) | 정전기 보호회로 | |
| JPH02138773A (ja) | Ｍｏｓｆｅｔ | |
| JPH0369141A (ja) | セミカスタム半導体集積回路 | |
| KR20030095349A (ko) | 반도체집적회로장치 | |
| JPH0336926A (ja) | 電子回路の過電圧保護装置 | |
| US4918563A (en) | ECL gate array semiconductor device with protective elements | |
| KR100296147B1 (ko) | 반도체장치및고체촬상장치의수평레지스터 | |
| JP3464340B2 (ja) | 半導体集積回路装置 | |
| US6680512B2 (en) | Semiconductor device having an integral protection circuit | |
| JP2636804B2 (ja) | 半導体装置 | |
| US6833590B2 (en) | Semiconductor device | |
| US6583475B2 (en) | Semiconductor device | |
| US6043968A (en) | ESD protection circuit | |
| JPH0494161A (ja) | 集積回路用入出力保護装置 | |
| JP2659269B2 (ja) | 静電気保護回路 | |
| JP3196422B2 (ja) | 入出力保護回路 | |
| JPS63115363A (ja) | 入力保護回路 | |
| JPH04145665A (ja) | 静電保護回路 | |
| JPS62122164A (ja) | 入力保護回路 | |
| JP3369353B2 (ja) | 半導体装置の保護回路 | |
| JPS63219153A (ja) | 半導体集積回路 | |
| JPH02234463A (ja) | Ｅｓｄ保護構造 | |
| JP2919751B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |