JPH04109734A - 非同期信号サンプリングクロック生成方式 - Google Patents
非同期信号サンプリングクロック生成方式Info
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- JPH04109734A JPH04109734A JP2227776A JP22777690A JPH04109734A JP H04109734 A JPH04109734 A JP H04109734A JP 2227776 A JP2227776 A JP 2227776A JP 22777690 A JP22777690 A JP 22777690A JP H04109734 A JPH04109734 A JP H04109734A
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- phase
- signal
- sampling
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- 238000005070 sampling Methods 0.000 title claims abstract description 44
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 10
- 230000002860 competitive effect Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期信号サンプリングクロック生成方式に関
する。
する。
従来の非同期信号サンプリングクロック生成方式では、
非同期ディジタル信号の先頭にスタート信号を付加し、
転送ビットレートの数倍から数十倍の周波数のクロック
信号を使用し、前記スタート信号の変化点を前記クロッ
ク信号の立ち上り、または立ち下りにおいて検出し、変
化点検出時から転送ビットレートの１／２周期後より転
送ビットレートに合せ、サンプリングクロックを生成し
ていた。
非同期ディジタル信号の先頭にスタート信号を付加し、
転送ビットレートの数倍から数十倍の周波数のクロック
信号を使用し、前記スタート信号の変化点を前記クロッ
ク信号の立ち上り、または立ち下りにおいて検出し、変
化点検出時から転送ビットレートの１／２周期後より転
送ビットレートに合せ、サンプリングクロックを生成し
ていた。
上述した従来の非同期信号サンプリングクロック生成方
式では、転送ビットレートの数倍から数十倍の周波数の
クロック信号を使用しているので、転送ビットレートを
高くするには、前記クロック信号の周波数を高くする必
要があり、前記クロック信号の周波数が高くなると、現
在の半導体デバイス技術では対応することができなくな
るため、非同期ディジタル信号の高速伝送ができないと
いう問題点があった。
式では、転送ビットレートの数倍から数十倍の周波数の
クロック信号を使用しているので、転送ビットレートを
高くするには、前記クロック信号の周波数を高くする必
要があり、前記クロック信号の周波数が高くなると、現
在の半導体デバイス技術では対応することができなくな
るため、非同期ディジタル信号の高速伝送ができないと
いう問題点があった。
本発明の目的は、高い転送ビットレートでも非同期ディ
ジタル信号を転送することができる非同期信号サンプリ
ングクロック生成方式を提供することにある。
ジタル信号を転送することができる非同期信号サンプリ
ングクロック生成方式を提供することにある。
本発明の非同期信号サンプリングクロック生成方式は、
非同期ディジタル信号を同期化する非同期信号サンプリ
ングクロック生成方式において、 （Ａ）転送ビットレート１７２周期の基本クロックを使
用し、前記非同期ディジタル信号を前記基本クロックの
立ち上り及び立ち下りでサンプリングし、前記非同期デ
ィジタル信号の立ち上りまたは立ち下り変化の検出を競
合して行う競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、１／４クロック位相をずらした二つの位相クロッ
クを生成し、前記競合サンプリング回路の競合結果のエ
ツジにて前記位相クロックの位相を検出し、前記基本ク
ロックの半クロック後または１クロック後の前記位相ク
ロックの位相を選択し、同期化サンプリングクロックを
出力するサンプリングクロック選択回路、 を備えている。
非同期ディジタル信号を同期化する非同期信号サンプリ
ングクロック生成方式において、 （Ａ）転送ビットレート１７２周期の基本クロックを使
用し、前記非同期ディジタル信号を前記基本クロックの
立ち上り及び立ち下りでサンプリングし、前記非同期デ
ィジタル信号の立ち上りまたは立ち下り変化の検出を競
合して行う競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、１／４クロック位相をずらした二つの位相クロッ
クを生成し、前記競合サンプリング回路の競合結果のエ
ツジにて前記位相クロックの位相を検出し、前記基本ク
ロックの半クロック後または１クロック後の前記位相ク
ロックの位相を選択し、同期化サンプリングクロックを
出力するサンプリングクロック選択回路、 を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す非同期信号サンプリングクロック生成方式
は、転送ビットレート１／２周期の基本クロック信号７
を使用し、非同期ディジタル信号６を基本クロック信号
７の立ち上り及び立ち下りでサンプリングし、非同期デ
ィジタル信号６の立ち上りまたは立ち下り変化の検出を
競合して行う競合サンプリング回路１、基本クロック信
号７の立ち上り及び立ち下りにて分周し、１／４クロッ
ク位相をづらした二つの位相クロック信号１０を生成し
、競合サンプリング回路１の競合結果のエツジにて位相
クロック信号１０の位相を検出し、基本クロック信号７
の半クロック後または１クロック後の位相クロック信号
７の位相を選択し、同期化されたサンプリングクロック
信号８を出力するサンプリングクロック選択回路２から
構成されている。
は、転送ビットレート１／２周期の基本クロック信号７
を使用し、非同期ディジタル信号６を基本クロック信号
７の立ち上り及び立ち下りでサンプリングし、非同期デ
ィジタル信号６の立ち上りまたは立ち下り変化の検出を
競合して行う競合サンプリング回路１、基本クロック信
号７の立ち上り及び立ち下りにて分周し、１／４クロッ
ク位相をづらした二つの位相クロック信号１０を生成し
、競合サンプリング回路１の競合結果のエツジにて位相
クロック信号１０の位相を検出し、基本クロック信号７
の半クロック後または１クロック後の位相クロック信号
７の位相を選択し、同期化されたサンプリングクロック
信号８を出力するサンプリングクロック選択回路２から
構成されている。
また、サンプリングクロック選択回路２は、位相クロッ
ク生成回路３、位相検出保持回路４、クロック選択回路
５から構成されている。
ク生成回路３、位相検出保持回路４、クロック選択回路
５から構成されている。
次に、動作を説明する。
第２図は第１図に示す非同期信号サンプリングクロック
生成方式のタイミングを示す図である。
生成方式のタイミングを示す図である。
なお、第２図において、１２は非同期信号変化点位相を
示し、１３はサンプリングクロック位相を示している。
示し、１３はサンプリングクロック位相を示している。
第１図において、競合サンプリング回路１は、基本クロ
ック信号７の立ち上り及び立ち下りで非同期ディジタル
信号６のサンプリングを行い、変化点を検出して変化点
検出エツジ信号９を位相検出保持回路４に出力する。そ
して、位相クロック生成回路３では、基本クロック信号
７より位相クロック信号１０を生成し、位相検出保持回
路４とクロック選択回路５に送出する。位相検出保持回
路４では、非同期ディジタル信号６の変化点検出エツジ
信号９により位相クロック信号１０の位相を検出会保持
し、クロック位相選択信号１１をクロック選択回路５に
出力する。クロック選択回路５では、基本クロック信号
７と位相クロック信号１０とクロック位相選択信号１１
とを受信して、非同期ディジタル信号６の変化点検出エ
ツジがら基本クロック信号７の１クロック後の位相を選
択し、サンプリングクロック信号８を出力する。
ック信号７の立ち上り及び立ち下りで非同期ディジタル
信号６のサンプリングを行い、変化点を検出して変化点
検出エツジ信号９を位相検出保持回路４に出力する。そ
して、位相クロック生成回路３では、基本クロック信号
７より位相クロック信号１０を生成し、位相検出保持回
路４とクロック選択回路５に送出する。位相検出保持回
路４では、非同期ディジタル信号６の変化点検出エツジ
信号９により位相クロック信号１０の位相を検出会保持
し、クロック位相選択信号１１をクロック選択回路５に
出力する。クロック選択回路５では、基本クロック信号
７と位相クロック信号１０とクロック位相選択信号１１
とを受信して、非同期ディジタル信号６の変化点検出エ
ツジがら基本クロック信号７の１クロック後の位相を選
択し、サンプリングクロック信号８を出力する。
このように、非同期ディジタル信号６の転送ビットレー
トの１／２周期の基本クロック信号７を使用し、非同期
ディジタル信号６の変化点を競合サンプリング回路１に
て検出し、基本クロック信号７より位相クロック信号１
０を生成し、競合サンプリング回路１の競合結果のエツ
ジにて位相クロック信号１０の位相を検出し、半クロッ
ク後または１クロック後の位相クロック信号の位相を選
択し、同期化されたサンプリングクロ・ツク信号８を出
力することにより、高い転送ビ・ントレートでも非同期
ディジタル信号を転送することができる。
トの１／２周期の基本クロック信号７を使用し、非同期
ディジタル信号６の変化点を競合サンプリング回路１に
て検出し、基本クロック信号７より位相クロック信号１
０を生成し、競合サンプリング回路１の競合結果のエツ
ジにて位相クロック信号１０の位相を検出し、半クロッ
ク後または１クロック後の位相クロック信号の位相を選
択し、同期化されたサンプリングクロ・ツク信号８を出
力することにより、高い転送ビ・ントレートでも非同期
ディジタル信号を転送することができる。
以上説明したように、本発明は、非同期ディジタル信号
の転送ビットレートの１／２周期の基本クロック信号を
使用し、非同期ディジタル信号の変化点を競合サンプリ
ング回路にて検出し、前記基本クロック信号より位相ク
ロック信号を生成し、前記競合サンプリング回路の競合
結果のエツジにて前記位相クロック信号の位相を検出し
、半クロック後または１クロック後の位相クロック信号
の位相を選択し、同期化サンプリングクロック信号を出
力することにより、高い転送ビットレートでも非同期デ
ィジタル信号を転送することができるという効果を有す
る。
の転送ビットレートの１／２周期の基本クロック信号を
使用し、非同期ディジタル信号の変化点を競合サンプリ
ング回路にて検出し、前記基本クロック信号より位相ク
ロック信号を生成し、前記競合サンプリング回路の競合
結果のエツジにて前記位相クロック信号の位相を検出し
、半クロック後または１クロック後の位相クロック信号
の位相を選択し、同期化サンプリングクロック信号を出
力することにより、高い転送ビットレートでも非同期デ
ィジタル信号を転送することができるという効果を有す
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す非同期信号サンプリングクロック生成方式のタ
イミングを示す図である。 １・・・・・・競合サンプリング回路、２・・・・・・
サンプリングクロック選択回路、３・・・・・・位相ク
ロック生成回路、４・・・・・・位相検出保持回路、５
・・・・・・クロック選択回路、６・・・・・・非同期
信号、７・・・・・・基本クロック信号、８・・・・・
・サンプリングクロック信号、９・・・・・・変化点検
出エツジ信号、１０・・・・・・位相クロック信号、１
１・・・・・・クロック位相選択信号、１２・・・・・
・非同期信号変化点位相、１３・・・・・・サンプリン
グクロック位相。
図に示す非同期信号サンプリングクロック生成方式のタ
イミングを示す図である。 １・・・・・・競合サンプリング回路、２・・・・・・
サンプリングクロック選択回路、３・・・・・・位相ク
ロック生成回路、４・・・・・・位相検出保持回路、５
・・・・・・クロック選択回路、６・・・・・・非同期
信号、７・・・・・・基本クロック信号、８・・・・・
・サンプリングクロック信号、９・・・・・・変化点検
出エツジ信号、１０・・・・・・位相クロック信号、１
１・・・・・・クロック位相選択信号、１２・・・・・
・非同期信号変化点位相、１３・・・・・・サンプリン
グクロック位相。
Claims (1)
- 【特許請求の範囲】 非同期ディジタル信号を同期化する非同期信号サンプリ
ングクロック生成方式において、 （Ａ）転送ビットレート１／２周期の基本クロックを使
用し、前記非同期ディジタル信号を前記基本クロックの
立ち上り及び立ち下りでサンプリングし、前記非同期デ
ィジタル信号の立ち上りまたは立ち下り変化の検出を競
合して行う競合サンプリング回路、 （Ｂ）前記基本クロックの立ち上り及び立ち下りにて分
周し、１／４クロック位相をずらした二つの位相クロッ
クを生成し、前記競合サンプリング回路の競合結果のエ
ッジにて前記位相クロックの位相を検出し、前記基本ク
ロックの半クロック後または１クロック後の前記位相ク
ロックの位相を選択し、同期化サンプリングクロックを
出力するサンプリングク ロック選択回路、 を備えたことを特徴とする非同期信号サンプリングクロ
ック生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777690A JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777690A JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109734A true JPH04109734A (ja) | 1992-04-10 |
| JP3157515B2 JP3157515B2 (ja) | 2001-04-16 |
Family
ID=16866206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22777690A Expired - Fee Related JP3157515B2 (ja) | 1990-08-29 | 1990-08-29 | 非同期信号サンプリングクロック生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157515B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8031412B2 (en) | 2007-01-30 | 2011-10-04 | Panasonic Corporation | Optical part, lens barrel, and camera |
-
1990
- 1990-08-29 JP JP22777690A patent/JP3157515B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8031412B2 (en) | 2007-01-30 | 2011-10-04 | Panasonic Corporation | Optical part, lens barrel, and camera |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3157515B2 (ja) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |