JPH04109773A - 従同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、外部から与えられるインクレース（飛び越
し）走査用外部水平同期基準信号および外部垂直同期基
準信号に基づいて、これらにそれぞれ同期した内部水平
同期基準信号および内部垂直同期基準信号を作成し、こ
れらの内部水平および垂直同期基準信号に基づいて同期
制御を行なう回路において、外部から与えられている外
部水平および垂直同期基準信号がインタレース走査の奇
フィールドのものか偶フィールドのものかを判別するた
めの回路に関する。

外部から与えられる外部水平および垂直同期基準信号に
基づいてこれらに同期した内部水平および垂直同期基準
信号を作成し１作成した内部水平および垂直同期基準信
号に基づいて同期制御を行なう回路は、たとえば第１図
および第２図に示すように、２つの主、従同期信号発生
器（ＳＳＧ）を備えたシステムにおける従同期信号発生
器に内蔵される。

第１図において、主同期信号発生器ＩＯは基準クロック
信号（たとえば２８ＭＨｚ）を発生する基準発振器１１
を脩え、この基準タロツク信号に基づいてインタレース
走査のための水平同期基準信号ＨＤ　　、垂直同期基準
信号ＶＤ　　、色分離のための同期パルスＣＰ等を作成
して出力する。水平および垂直同期基準信号ＨＤ　　お
よびｖＤｏは外部水平および垂直同期基準信号として従
同期信号発牛器２ＯＡに与えられる。同期パルスＣＰは
色分離同期信号発生器１２に与えられ、この発生器１２
によって色分離のための同期信号が作成される。

従同期信号発生器２ＯＡはＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　
ＬｏｃｋｅｄＬｏｏｐ）回路２１を含む上記同期制御回
路を内蔵している。この同期制御回路は、主同期信号発
生器１０から与えられる外部水平および垂直同期信号Ｈ
Ｄ　　およびＶ　Ｄ　ｏに基づいて内部水平および垂面
同期信号を作成し、これに基づいて撮像素子として用い
られるＣ　ＣＤ　（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ　Ｄ
ｅｖｉｃｅ）２２の水平および垂直駆動信号φＨおよび
φ■、ならびにＣＣＤ２２からの読出し信号のサンプリ
ング信号ＣＤＳを作成して出力する。

第２図においては、主同期信号発生器１０から従同期信
号発生器２０Ｂに、外部水平および垂直同期信号ＨＤ　
　およびＶＤｏに加えて、基準クロック信号を分周して
得られるクロック信号（たとえば１４ＭＨｚ）が与えら
れる。従同期信号発生器２０Ｂにはクロック信号が与え
られるからＰＬＬ回路を備える必要はない。従同期信号
発生器２０Ｂは入力するクロック信号を用いて、外部水
平および垂直同期基準信号ＨＤ　　およびＶＤｏにそれ
ぞれ同期する内部水平および垂直同期基準信号を作成し
、これから混成同期信号Ｃ，５ＹＮＣを作成して出力す
る。

第２図においては主同期信号発生器１０がＣＣＤ２２の
水平および垂直駆動信号φＨ１φＶ等を作成している。

第１図および第２図に示すシステムは、たとえば、カメ
ラ・ヘッド（スチル・ビデオ・カメラまたはビデオ・カ
メラの撮像装置を含む部分）が撮影した映像信号を処理
する回路（白バランス調整回路、γ補正回路、マトリク
ス回路、エンコーダ等を含む回路）を内蔵する本体から
分離されたシステムに適用される。第１図に示すシステ
ムが適用された場合には、従同期信号発生器２ＯＡがカ
メラ・ヘッドに、主同期信号発生器１０が映像信号処理
回路にそれぞれ設けられる。第１図および第２図に示す
システムはまた。スチル・ビデオ・カメラ、ビデオ・カ
メラ等の撮像した映像信号を記録奴体に記録する記録機
とこれに接続された再生機とからなるシステムに適用さ
れる。第２図に示すシステムがこのシステムに適用され
た場合には。

主同期信号発生器１０が記録機に、従同期信号発生器２
０Ｂが再生機にそれぞれ内蔵されよう。この場合に、外
部水平および垂直同期基準信号ＨＤｏおよびＶＤｏは映
像信号とは別個に従同期信号発生器２０Ｂに与えてもよ
いし、映像信号に重畳して与え、従同期信号発生器２０
Ｂで同期分離してもよい。第１図に示すシステムは両発
生器１０と２０Ａが場所的に比較的遠く離れている場合
に、第２図に示すシステムは両発生器１０と２０Ｂが比
較的近い場所に置かれる場合にそれぞれ適している。

上述したシステムにおいて、たとえばＣＣＤからの映像
信号の読出しの制御、映像信号にブランキング信号を重
畳させる処理等を行なうときに。

従同期信号発生器２ＯＡ、　２０Ｂではインクレース走
査における奇フィールドか偶フィールドかを判別するこ
とが必要となる。この奇、偶フイールド判別信号は従同
期信号発生器２ＯＡ、　２０Ｂにおいて。

たとえば外部垂直同期基準信号ＶＤｏに同期した内部垂
直同期基準信号を作成する回路をリセットするために用
いられる。

奇フィールドと偶フィールドにおいて、水平同期基準信
号と垂直同期基準信号の位相関係が異なることに着目し
て、従来は垂直同期基準信号のトレイリング・エツジの
時点における水平同期基準信号のレベル（Ｈレベルまた
はＬレベル）を識別することにより奇、偶フィールドを
判別していた。しかしながらこの従来法によると、垂直
同期基準信号のトレイリング・エツジを判別時点として
採用しているので、垂直走査期間の途中でしか奇偶判別
結果を得ることができないという問題がある。このこと
はとくに、従同期信号発生器において奇偶判別信号を垂
直同期基準信号作成回路をリセットするために用いる場
合には、奇偶判別結果を次のフィールドの開始時点まで
保持しておかなければならず、そのための回路構成が必
要であるという問題を生じさせるとともに、はぼ−垂直
走査期間が経過する間に従同期信号発生器におけるクロ
ック信号（たとえばＰＬＬ回路の出力）の位相がずれて
しまってリセット・タイミングを高精度に決定できない
という問題がある。

発明の概要 この発明は垂直同期基準信号のリーディング・エツジで
フィールドの奇偶判別を行なうことができ、したがって
次のフィールドの開始時点でこの奇偶判別結果をリセッ
ト処理にただちに用いることができ、高精度のリアル・
タイム性を維持できるようにすることを目的とする。

この発明による同期制御のための奇偶フィールド判別回
路は、インクレース走査のための所与の外部水平同期基
準信号および外部垂直同期基準信号に基づいてこれらに
それぞれ同期した内部水平同期基準信号および内部垂直
同期基準信号を作成し、これらの内部水平および垂直同
期基準信号に基づいて同期制御を行なうものにおいて、
上記外部垂直同期基準信号が表わす映像信号走査期間に
わたって上記外部水平同期基準信号を計数するカウンタ
と、上記映像信号走査期間が終了した時点における上記
カウンタの計数値に基づいて奇フィールドか偶フィール
ドかを判定する回路とを備えていることを特徴とする。

上記映像信号走査期間とは垂直走査期間から垂直帰線期
間（垂直同期期間）を差引いた期間である。

この発明は上記映像信号走査期間における水平同期期間
（水平同期基準信号のパルス数）が奇フィールドと偶フ
ィールドでは異なることに着目している。一般に奇フィ
ールドの方が偶フィールドよりも水平走査回数が１回多
い。

この発明によると、上記映像信号走査期間の終了時点、
すなわち次のフィールドの開始時点（垂直同期基準信号
のリーディング・エツジ）で奇フィールドか偶フィール
ドかを判別することができる。したがって、この判別結
果を表わす信号をただちに垂直同期基準信号作成回路の
リセットのために用いることができ、リセットのタイミ
ングを高精度にできる。

実施例の説明 第３図から第５図はこの発明の実施例を示している。

第３図は第１図に示す従同期信号発生器２ＯＡの構成の
概要を示すものであり、第４図は第３図に示すカウンタ
の具体例を示す回路図、第５図はカウンタの動作を示す
タイム・チャートである。

第３図において、ＰＬＬ回路２１は位相比較器３１、低
域通過フィルタ３２．電圧制御発振器３３および水平同
期基準信号発生回路３４から構成されている。電圧制御
発振器３３は適当な周波数（たとえば１４ＭＨｚ）を中
心周波数とするクロック信号を発生するもので、低域通
過フィルタ３２を通して与えられる位相比較器３１の出
力電圧によってその発振周波数が制御される。水平同期
基準信号発生回路３４は発振器３３から入力するクロッ
ク信号を分周する回路、カウンタ、論理回路等を含み１
人カクロック信号を用いて内部水平同期基準信号ＨＤ、
を作成する。主同期信号発生器ＩＯから与えられる外部
水平同期基準信号ＨＤｏと発生回路３５から出力される
内部水平同期基準信号ＨＤ、とが位相比較器３１に与え
られ、その位相差に応じた電圧信号が位相比較器３１か
ら出力される。これによって１発生回路３４から発生す
る内部水平同期基準信号ＨＤ。

は外部水平同期基準信号ＨＤｏと同期する。また、これ
らの信号ＨＤ、とＨＤ、の同期が大幅にはずれた場合等
においては、これがリセット回路３８で検出され、水平
同期基準信号発生回路３４がリセットされる。これによ
り、信号ＨＤｏのり一ディング・エツジ（立下り）に一
致するリーディング・エツジをもつ信号ＨＤ、が発生す
ることになる。

電圧制御発振器３３の出力クロック信号は垂直同期基準
信号発生回路３７にも与えられる。この垂直同期基準発
生回路３７は入力するクロック信号を分周する回路、カ
ウンタ、論理回路等を含み、内部垂直同期基準信号ＶＤ
、を発生する。両発生回路３４と３７に含まれる分周回
路等はその一部を共用することができる。

一部１主同期信号発生器１０から与えられる外部水平お
よび垂直同期基準信号ＨＤ　　およびＶＤ。

はカウンタ３５に入力する。外部垂直同期基準信号ＨＤ
ｏは　第５図に示すように、帰線期間でＬレベル、映像
信号走査期間でＨレベルとなる信号である。カウンタ３
５は外部垂直同期基準信号Ｖ　Ｄ　。

がＨレベルの間、入力する外部水平同期基準信号ＨＤｏ
の立上り（トレイリング・エツジ）を計数する。

奇フィールドにおいては、映像信号走査期間に２５４個
の水平同期（外部水平同期基準信号の立上り）が現われ
るのに対して、偶フィールドでは２５３個である。奇偶
判定回路３６は映像信号走査期間の終了時点（外部垂直
同期基準信号ｖＤｏの立下り−リーディング・エツジ）
てカウンタ３５の計数値か２５４であれば奇フイールド
判別信号Ｃを発生し、これをリセット信号として垂直同
期基準信号発生回路３７に与える。したがって、この発
生回路３７は偶フィールドの開始時点でリセ、ソトされ
ることになる。これにより外部垂直同期基準信号■Ｄｏ
のリーディング・エツジに一致したリーディング・エツ
ジをもつ内部垂直同期基準信号ＶＤ　　が発生すること
になり、外部垂直同期基準信号■Ｄｏに完全に同期した
内部垂直同期基準信号ＶＤ、が得られる。

このようにして発生した内部水平および垂直同期基準信
号ＨＤ、とＶＤ、はタイミング信号作成回路３９に与え
られ、これに基づいて上述したＣＣＤの水平および垂直
駆動信号φＨおよびφＶ、ならびにサンプリング・パル
ス信号ＣＤＳか生成される。

第４図を参照して、カウンタ３５は８段のＤフリップフ
ロップ４１〜４８から構成されている。これらのＤフリ
ップフロップ４１〜４８は外部垂直同期基準信号ｖＤｏ
がＨレベルの間イネーブル状態となるとともに同期信号
ＶＤｏがＬレベルになると強制的にリセットされる。外
部水平同期基準信号ＨＤｏは第１段のフリップフロップ
４１のクロック入力端子に与えられる。前段のフリップ
フロップの反転出力Ｑが後段のフリップフロップのクロ
ック入力端子に与えられる。また、各段のフリップフロ
ップにおいて反転出力Ｑがそのフリップフロップのデー
タ入力端子にフィードバックされている。奇偶判定回路
３ＢはＡＮＤ回路４９で構成され、第１段のフリップフ
ロップ４１の反転出力Ｑおよび第２段〜第８段のフリッ
プフロップ４２〜４８の非反転出力ＱがＡＮＤ回路４９
に入力している。第５図においては、フリップフロップ
４１〜４８の非反転出力がＡ１〜Ａ８で、フリップフロ
ップ４１の反転出力がＢｌて、ＡＮＤ回路４９の出力が
Ｃでそれぞれ表わされている。第５図から明らかなよう
に、奇フィールドの映像信号走査期間において外部水平
同期基準信号ＨＤｏの２５４個目のパルスが立上ったと
きに、出力信号Ｂ１およびＡ２〜Ａ８のすべてがＨレベ
ルになり、これにより奇フイールド判別信号Ｃが出力さ
れる。偶フィールドにおいては映像信号走査期間内に２
５４個のパルスが含まれていないので判別信号Ｃは出力
されない。

第２図に示すシステムにおける従同期信号発生器２０Ｂ
にもこの発明は適用可能である。この場合には第３図に
示す位相比較器３１．低域通過フィルタ３２および電圧
制御発振器３３が不要となり、外部から人力するクロッ
ク信号が水平同期基準信号発生回路３４に与えられる。

【図面の簡単な説明】

第１図および第２図は、主同期信号発生器と従同期信号
発生器とを含むシステムの例をそれぞれ示すブロック図
である。 第３図はこの発明の実施例を示し、従同期信号発生器の
構成を示すブロック図である。 第４図は第３図に示すカウンタの例を示す回路図、第５
図はその動作を示すタイム・チャートである。 ３５・・・カウンタ。 ３６・・・奇偶判定回路。 以 上

Claims (1)

1. 【特許請求の範囲】 インタレース走査のための所与の外部水平同期基準信号
   および外部垂直同期基準信号に基づいてこれらにそれぞ
   れ同期した内部水平同期基準信号および内部垂直同期基
   準信号を作成し、これらの内部水平および垂直同期基準
   信号に基づいて同期制御を行なう回路において、 上記外部垂直同期基準信号が表わす映像信号走査期間に
   わたって上記外部水平同期基準信号を計数するカウンタ
   と、 上記映像信号走査期間が終了した時点における上記カウ
   ンタの計数値に基づいて奇フィールドか偶フィールドか
   を判定する回路と、 を備えた同期制御のための奇偶フィールド判別回路。