JPH04111448A - 半導体集積回路のマスクパターンデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のマスクパターンデータ処理装
置、特に、多数の図形からなるマスクパターンデータに
ついて、デザインルール違反となるノツチ部を処理する
装置に関する。

〔従来の技術〕

近年、ＣＡＤ技術の進歩により、半導体集積回路のマス
クパターンのレイアウト設計をコンピュータを用いた自
動レイアウトシステムで行うことが多くなってきている
。このようなシステムでは、論理回路図に基づいてコン
ピュータが最適のレイアウト設計を行うことができ、集
積度が年々高まる傾向にある半導体集積回路の設計には
、益々重要な技術となってきている。

このようにしてレイアウト設計されたマスクパターンに
対して、通常はデザインルールチェックが行われる。こ
のチエツクでは、１つのパターンと別なパターンとの配
置距離が、規定の距離以上を保っているか否かが判断さ
れる。規定の距離以内に複数の異なるパターンが配置さ
れていると、実際の半導体デバイスにおいて電流リーク
などの現象が生じ好ましくない。このデザインルールチ
ェックも、コンピュータを用いた図形演算によって行わ
れており、複数のパターンが規定の距離以内に近接して
配置されているのが発見されると、コンピュータはエラ
ーを発生してこれを設計者に知らしめている。ところが
、このようなコンピュータによるデザインルールチェッ
クでは、本来エラーではない場合に、疑似エラーが発生
されることがある。たとえば、コンタクトセルの図形パ
ターンと、これに接続すべき配線層の図形パターンは、
部分的に重なった位置に配置される。両図形パターンは
互いに形状が異なっているため、重なった部分の近傍に
、ノツチ部（くびれた凹状の部分）が生じることがある
。このノツチ部において、両図形パターンは規定の距離
以内に近接して配置されていると判断され、デザインル
ールチェックによりコンピュータはエラーを発生する。

本来、このコンタクトセルと配線層とは電気的に接続さ
れるため、両図形パターンが規定の距離以内に近接して
配置されていても、電流リークなどの問題は生じない。

ところが、通常のデザインルールチェックでは、各パタ
ーンについての電気的な接続関係までは考慮されないた
め、こうしたノツチ部については疑似エラーが発生して
しまう。

手作業でレイアウト設計を行っていた際には、このよう
なノツチ部が発生しないように考慮しながらレイアウト
設計を行っていたが、近年における自動レイアウトシス
テムでは、ノツチ部を発生させないような設計を行うの
は非常に困難である。

そこで従来は、デザインルールチェックによりノツチ部
に基づく疑似エラーが発生した場合、その都度、設計者
が手作業でこのノツチ部の処理を行っている。すなわち
、このノツチ部を埋め込むような図形パターンを追加し
、デザインルールチェックにより疑似エラーが生じない
ように手当てしている。

〔発明が解決しようとする課題〕

しかしながら、集積度の高いマスクパターンについて、
手作業でノツチ部の処理を行うには多大な労力と時間が
かかる。ノツチ部が単純な矩形状であれば、従来のデザ
インルールチェックシステムを用い、このノツチ部に対
応する矩形図形を発生させることは可能である。この矩
形図形でノツチ部を埋め込む処理を行えば、デザインル
ールチェックにおける疑似エラーに対処することができ
る。ところが、近年では、矩形の隅部を切り欠いた複雑
な図形パターンがコンタクトセルなどに用いられるよう
になってきている。したがって、従来のデザインルール
チェックシステムが有する図形演算機能では、埋め込み
処理のための図形を発生させることができない。

そこで本発明は、複雑な形状をした図形パターンを有す
る半導体集積回路のマスクパターンについて、デザイン
ルールチェック時のノツチ部の処理を容易に行うことの
できる半導体集積回路のマスクパターンデータ処理装置
を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、多数の図形からなるマスクパターンデータに
ついて、デザインルール違反となるノツチ部を処理する
装置において、 切り欠き隅部をもった矩形状の第１の図形パターンと、
この第１の図形パターンに重なることによりノツチ部を
形成する第２の図形パターンと、を認識する処理対象認
識手段と、 第１の図形パターンに基づいて、隅部の切り欠きがない
正規の矩形パターンを生成する矩形化処理手段と、 矩形パターンと第２の図形パターンとの間でデザインル
ールチェックを行い、両者間に存在するノツチ部に相当
するエラー図形パターンを生成するデザインルールチェ
ック手段と、 第１の図形パターン、第２の図形パターン、およびエラ
ー図形パターン、の三者について論理和をとる図形演算
を行い、論理和図形パターンを生成する論理和演算手段
と、 論理和図形パターンに対して、パターンの輪郭線を外側
に所定距離Ｌだけ移動することにより、オーバーサイズ
図形パターンを生成するオーバーサイズ処理手段と、 オーバーサイズ図形パターンに対して、パターンの輪郭
線を内側に所定距離Ｌだけ移動することにより、アンダ
ーサイズ図形パターンを生成するアンダーサイズ処理手
段と、 第１の図形パターンおよび第２の図形パターンを、アン
ダーサイズ図形パターンに置き換えるマスクパターン更
新手段と、 を備えることを特徴とする半導体集積回路のマスクパタ
ーンデータ処理装置。

〔作　用〕

本発明による処理装置では、まず、第１の図形パターン
と第２の図形パターンとの間に形成されるノツチ部の一
部が、エラー図形パターンで埋め込まれる。そして更に
、オーバーサイズ処理およびアンダーサイズ処理を行う
ことにより、ノツチ部を完全に埋め込んだパターンを生
成できる。こうして、複雑な形状をした図形パターンを
有する半導体集積回路のマスクパターンについて、デザ
インルールチェック時のノツチ部の処理を容易に行うこ
とができる。

〔実施例〕

以下本発明を図示する実施例に基づいて説明する。第１
図は本発明による半導体集積回路のマスクパターンデー
タ処理装置の基本構成を示すブロック図である。この装
置は、複数の図形からなるマスクパターンデータについ
て、デザインルール違反となるノツチ部を処理する機能
を有する。この装置は、実際にはコンピュータによって
構成されるが、ここでは、これを各機能ごとにブロック
に分けて示しである。すなわち、この装置は、処理対象
認識手段１０、矩形化処理手段２０、デザインルールチ
ェック手段３０、論理和演算手段４０、オーバーサイズ
処理手段５０、アンダーサイズ処理手段６０、マスクパ
ターン更新手段７０、の７つのブロックから構成されて
いる。

以下、具体的な図形パターンについての処理を例にとっ
て、この装置の動作を説明する。いま、第２図に示すよ
うな第１の図形パターン１と、第２の図形パターン２と
が、デザインルールチェックにおいて疑似エラーを生じ
たものとする。ここで、第１の図形パターン１はコンタ
クトセルであり、第２の図形パターン２はこのコンタク
トセルに電気的に接触する配線層である。第１の図形パ
ターンは、隅部を切り欠いた矩形状をしており、第２の
図形パターンは、Ｌ字型に曲がった帯状をしている。こ
のような２つの図形パターンについてデザインルールチ
ェックを行うと、ノツチ部Ｎの存在により、図の距離り
がデザインルールの規定距離以下であった場合に、疑似
エラーが生じることになる。

処理対象認識手段１０は、このようなデザインルールチ
ェックの結果、ノツチ部に基づく疑似エラーを生じさせ
た２つのパターンを認識する機能を有する。デザインル
ールチェックシステムが発生したエラーのうち、どれが
ノツチ部に基づく疑似エラーであるかを認識させるため
の処理は比較的複雑になる。そこで、この実施例の装置
では、設計者の入力によりこの認識を行うようにしてい
る。すなわち、処理対象認識手段１０は、デザインルー
ルチェックシステムが発生したすべてのエラーをデイス
プレィに表示するなどして設計者に知らしめる。設計者
はこの中から本願装置による処理に適したノツチ部に基
づく疑似エラーを選択し、処理対象認識手段１０に対し
てこの選択結果を入力する。こうして処理対象認識手段
１０は、処理対象となる図形パターンを認識することが
できる。ここで説明する例では、第２図に示す第１の図
形パターンｌと第２の図形パターン２とが、処理対象と
して認識されることになる。こうして、第１図に示すよ
うに、処理対象認識手段１０は、切り欠き部を有する第
１の図形パターンを、矩形化処理手段２０および論理和
演算手段４０に与え、第２の図形パターンをデザインル
ールチェック手段３０および論理和演算手段４０に与え
る。

続いて、矩形化処理手段２０では、第１の図形パターン
１に対して矩形化処理が行われ、隅部の切り欠きがない
正規の矩形パターンが生成される。

すなわち、第３図に示すように、第１の図形パターンに
基づいて正規の矩形パターン３が生成される。この処理
は、第１の図形パターンの４辺を延長し、この延長線の
各交点を４頂点とする新たな矩形を生成する演算を行え
ばよい。

続いて、デザインルールチェック手段３０において、正
規の矩形パターン３と第２の図形パターン２との間で、
デザインルールチェックを行い、両者間に存在するノツ
チ部に相当するエラー図形パターンを生成する。すなわ
ち、第４図に示すように、エラー図形パターン４（ハツ
チングを施して示す）が生成される。このエラー図形パ
ターン４は、正規の矩形パターン３と第２の図形パター
ン２との間に存在するノツチ部に相当するパターンであ
り、従来の一般的なデザインルールチェックシステムに
は、このようなノツチ部に相当する図形をエラー図形と
して発生する機能が備わっている。したがって、デザイ
ンルールチェック手段３０は、従来の一般的なシステム
をそのまま利用すればよい。この例の場合、長さＤ以下
の距離にある２つの辺（それぞれ別な図形パターンに所
属するもの）については、間隔に関するデザインチエツ
クでルール違反と判定し、違反対象となる辺に基づいて
エラー図形を発生させればよい。

続く論理和演算手段４０では、第１の図形パターン１と
、第２の図形パターン２と、エラー図形パターン４と、
の三者についての論理和をとる図形演算が行われ、論理
和図形パターンが生成される。すなわち、第５図に示す
ような論理和図形パターン５が生成されることになる。

エラー図形４による埋め込み処理が行われた結果、ノツ
チ部Ｎ′は第２図に示すノツチ部Ｎに比べて小さくなっ
ている。しかしながら、もともと第１の図形パターン１
が隅部に切り欠きを有するため、この切り欠きがノツチ
部Ｎ′　として残ってしまっている。

次のオーバーサイズ処理手段５０では、論理和図形パタ
ーン５に対して、パターンの輪郭線を外側に所定距離り
だけ移動することにより、オーバーサイズパターンを生
成するオーバーサイズ処理が行われる。すなわち、第６
図に示すように、オーバーサイズパターン６が生成され
る。このオーバーサイズ処理は、従来の一般的な半導体
集積回路のマスクパターンデータ処理装置に備わってい
る公知の処理であり、輪郭線を構成する各辺をこの辺と
は直角な外側方向に移動する処理となる。

このようなオーバーサイズ処理を行うと、ノツチ部Ｎ′
が消滅する。

続いて、アンダーサイズ処理手段６０において、オーバ
ーサイズパターン６に対して、パターンの輪郭線を内側
に所定距離りだけ移動することにより、アンダーサイズ
パターンを生成するアンダーサイズ処理が行われる。す
なわち、第７図に示すように、オーバーサイズパターン
６の各辺をそれぞれ距離りだけ内側に移動させ、アンダ
ーサイズパターン７が得られる。このアンダーサイズ処
理も、従来の一般的な半導体集積回路のマスクパターン
データ処理装置に備わっている公知の処理である。なお
、所定距離りは、前述のオーバーサイズ処理で用いた所
定距離りと等しくする。この処理により、図形全体の大
きさは、もとの大きさに戻り、しかもノツチ部Ｎ′の消
滅した図形パターンが得られることになる。

最後に、マスクパターン更新手段７０において、第１の
図形パターン１および第２の図形パターン２を、アンダ
ーサイズパターン７に置き換える。

もともと、第１の図形パターン１はコンタクトセル、第
２の図形パターン２はこれに接続する配線層であるから
、実際の半導体集積回路では、これらは同一のパターン
層となる。したがって、このような論理和図形に置き換
える処理を行っても何ら支障は生じない。

なお、オーバーサイズ処理およびアンダーサイズ処理に
おける所定距離りをあまり大きな値に設定すると、ノツ
チ部だけでなく他の部分の形状を変えてしまうおそれが
ある。したがって、所定距離りには、ノツチ部を消滅さ
せるのに十分な最小値Ｌａｔｉｎを設定しておくのが好
ましい。この最小値Ｉ、＋ｉｎを算出するための図を第
８図に示す。この図は、ある図形パターンの輪郭線８上
に直角三角形の形状をしたノツチＮが形成されていた場
合、この図形に対してオーバーサイズ処理を施してノツ
チＮを消滅させるための所定距離りの最小値Ｌｍｌｎを
求める図である。この場合、ノツチＮを画成する２つの
角の２等分線（図の一点鎖線）の交点Ｐを通る輪郭線位
置９まで、もとの輪郭線８を移動させるようなオーバー
サイズ処理を行えば、ノツチＮは消滅することになる。

このとき、ノツチＮの一方の角を図のようにθ、ノツチ
Ｎの高さを図のようにｈと定義すれば、 ＬＩＩｌｉｎ　−（ｊａｎ　　（π−〇）／２）−ｈ／
（（ｊａｎ（π−θ）／２）＋１） なる式で最小値ＬＩＩｌｉｎが与えられる。上述の実施
例のように、θ−４５９であれば、Ｌ　ｗｉｎは約０．
７１ｈとなる。

以上、本発明を第２図に示す具体的な図形パターンを処
理対象として説明したが、本発明はこのようなパターン
だけに限定されず、他の種々のパターンに対しても適用
可能である。たとえば、上述の実施例では、第１の図形
パターンは直線によって隅部が切り欠かれたパターンで
あったが、曲線で隅部が切り欠かかれたパターンに対し
ても本発明は適用可能である。

〔発明の効果〕

以上のとおり本発明による半導体集積回路のマスクパタ
ーンデータ処理装置によれば、第１の図形パターンと第
２の図形パターンとの間に形成されるノツチ部の一部を
、エラー図形パターンで埋め込み、更に、オーバーサイ
ズ処理およびアンダーサイズ処理を行うことにより、ノ
ツチ部を完全に埋め込んだパターンを生成するようにし
たため、複雑な形状をした図形パターンを有する半導体
集積回路のマスクパターンについて、デザインルールチ
ェック時のノツチ部の処理を自動的に行うことができる
。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路のマスクパターン
データ処理装置の基本構成を示すブロック図、第２図は
第１図に示す装置の処理対象となるパターンの一例を示
す図、第３図は第２図に示すパターンに対して矩形化処
理を行った状態を示す図、第４図は第３図に示すパター
ンに対してデザインルールチェックを行いエラー図形パ
ターンを発生させた状態を示す図、第５図は第２図に示
す各パターンと第４図に示すエラー図形パターンとの間
で論理和演算処理を行った結果を示す図、第６図は第５
図に示す論理和図形パターンにオーバーサイズ処理を行
った状態を示す図、第７図は第６図に示すパターンに対
してアンダーサイズ処理を行った状態を示す図、第８図
は第６図に示すオーバーサイズ処理の距離りの最小値Ｌ
ｍｌｎを求めるための図である。 １・・・第１の図形パターン、２・・・第２の図形パタ
ーン、３・・・正規の矩形パターン、４・・・エラー図
形パターン、５・・・論理和図形パターン、６・・・オ
ーバーサイズ図形パターン、７・・・アンダーサイズ図
形パターン、８・・・輪郭線、９・・・移動後の輪郭線
、Ｎ、Ｎ’　・・・ノツチ部。 第１図 第２図 第４図 第３図 ￥５図

Claims (1)

1. 【特許請求の範囲】 多数の図形からなるマスクパターンデータについて、デ
   ザインルール違反となるノッチ部を処理する装置であっ
   て、 切り欠き隅部をもった矩形状の第１の図形パターンと、
   この第１の図形パターンに重なることによりノッチ部を
   形成する第２の図形パターンと、を認識する処理対象認
   識手段と、 前記第１の図形パターンに基づいて、隅部の切り欠きが
   ない正規の矩形パターンを生成する矩形化処理手段と、 前記矩形パターンと前記第２の図形パターンとの間でデ
   ザインルールチェックを行い、両者間に存在するノッチ
   部に相当するエラー図形パターンを生成するデザインル
   ールチェック手段と、前記第１の図形パターン、前記第
   ２の図形パターン、および前記エラー図形パターン、の
   三者について論理和をとる図形演算を行い、論理和図形
   パターンを生成する論理和演算手段と、 前記論理和図形パターンに対して、パターンの輪郭線を
   外側に所定距離Ｌだけ移動することにより、オーバーサ
   イズ図形パターンを生成するオーバーサイズ処理手段と
   、 前記オーバーサイズ図形パターンに対して、パターンの
   輪郭線を内側に所定距離Ｌだけ移動することにより、ア
   ンダーサイズ図形パターンを生成するアンダーサイズ処
   理手段と、 前記第１の図形パターンおよび第２の図形パターンを、
   前記アンダーサイズ図形パターンに置き換えるマスクパ
   ターン更新手段と、 を備えることを特徴とする半導体集積回路のマスクパタ
   ーンデータ処理装置。