JPH04111462A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 面積効率の良い容量素子を含む半導体装置に関し、 面積効率の良い複数の容量素子により大容量値を得ると
き、簡易に正確な大容量値が得られるような半導体装置
を提供することを目的とし、２層の第１の導電層及び第
２の導電層に絶縁層を挟んで形成した容量素子を含む半
導体装置において、前記容量素子の前記第１及び第２の
導電層の接続端子は、その接続位置を各々少なくとも１
組の対角線上に配置し、且つ上下に重ならないように構
成する。

〔産業上の利用分野〕

本発明は面積効率の良い容量素子を含む半導体装置に関
する。

２層の導電層の間を絶縁層で絶縁して得られる容量素子
は、大容量値を得るように並列接続するとき、面積効率
が悪かった。そのため配線領域を減らしたり、配線がパ
ターン上を通らないようにすることで製造し易い容量素
子を含む半導体装置を開発することが要望された。

〔従来の技術〕

半導体製造技術により得られる容量素子は、２層の導電
層（例えばポリシリコン）の間を絶縁層で絶縁すること
により得ている。第５図はそのような容量素子の断面図
を示している。第５図において、１．２は例えばポリシ
リコンの導電層、３は絶縁層、４，５は接続孔（コンタ
クトホール）、６は被覆層を示している。導電層１．２
の間が絶縁層３によって絶縁されているから、導電層１
゜２の間の間隔に逆比例し、対向面積に比例する容量値
が得られる。容量素子として使用するとき、端子を必要
とするから、導電層１，２と接触した接続孔４．５が、
被覆層６の上部分において、他の容量素子と接触してい
る配線と接続される。コンタクトホール４，５は通常は
被覆層６を貫通して設けた孔に導電性材料を詰めて形成
する。この容量素子の導電層パターンは通常正方形状に
なっているが、コンタクトホールを両側に設け、且つ容
量値を増大するように並列接続するときには、第６図の
上面図に示すように接続線を用いる。第６図においては
、第５図の被覆層６を取り除き示している。７−１．７
−２は接続線であり、半導体装置として製造するときは
、被覆層６と路間−の水平面上に配線層として作られる
。

第７図は第５図の他の構成を示す横断面図である。第８
図は第７図の上面図であって、第５図・第６図と同一符
号は同様のものを示す。第７図において下側の導電層２
に対して、上側の導電層１は小面積となっている。導電
層１．２パターンの上側に配線層か設けられる特徴を有
する。

〔発明か解決しようとする課題〕

第５図の構成によると、端子を設けるため導電層パター
ンの一部が外部へ突出しているから、半導体装置として
活用している面積の割合いか小さくなる。即ち、面性効
率か悪いという欠点かある。

第７図の構成によると、隣接の容量素子との中間におい
て、配線層か被覆層のすぐ上を通ってから、容量素子と
容量素子との中間を通り、再び容量素子間の被覆層の上
を通ることのため、段差か大きく、断線し易いという欠
点かあった。

第９図は、上下方向を水平方向よりも拡大したスケール
で示す第８図の容量素子の断面図である。

配線層は大きな段差を有して次の容量素子と接続してい
る。被覆層から上部導電層・絶縁層を経て、下部導電層
に到る距離が短いため、上部導電層の端子部分の電界は
、絶縁層にピンホールか生じていると、それを通して下
部導電層に到達して、ショートを起こし易いという欠点
があった。

本発明の目的は前述の欠点を除き、面積効率の良い複数
の容量素子により大容量値を得るとき、簡易に正確な大
容量値が得られるような半導体装置を提供することにあ
る。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す図である。第１図にお
いて、１，２は導電層、３は絶縁層で、１．２．３は全
体を半導体製造技術で製造し、容量素子を形成する。８
−１．８−２．９−１．９−２は容量素子の接続端子と
の接続位置を示す。

２層の第１の導電層ｌ及び第２の導電層２に絶縁層３を
挟んで形成した容量素子を含む半導体装置において、本
発明は下記の構成としている。即ち、 前記容量素子の前記第１及び第２の導電層の接続端子は
、その接続位置８−１．８−２．９−１．９−２を各々
少な（とも１組の対角線上に配置し、且つ上下に重なら
ないように構成する。

〔作用〕

導電層１．２は第１図に示すように絶縁層３をサンドウ
ィッチ状に挟んで容量素子を形成する。

各導電層が接続端子と接続する位置は、導電層・１上に
計１．８−２の口印、導電層２上に９−１．９−２の・
印で示すように配置されている。即ち導電層１゜２上の
各接続位置が上下に重ならないように、導電層の四隅の
うちの二つを適宜使用している。接続端子との接続位置
の何れを使用するかは、容量素子の構成により適宜に使
用できる。例えば８−１゜９−１の２箇所を使用するこ
と、或いは８−２．９−１を使用することも出来る。こ
れらの接続位置により容量素子の端子を構成させて単一
素子として接続使用したり、複数の素子を並列または直
列に接続して使用する。

〔実施例〕

第２図は本発明の実施例の構成を示す図である。

第２図において第１図と同一符号は同様のものを示して
いる。第１図と異なる点は導電層１．　２のパターンの
形状のみであって、各導電層の二隅は外部端子との接続
位置を設けないため、その部分で各導電層共に平面的に
角を削っている。なお接続位置の所定のものを使用する
ことは第１図と同様である。

第３図は本発明の他の実施例として、第２図の構成の容
量素子を２個接続する場合の構成を示す平面図である。

第３図Ａは並列接続の場合で、上側導電層と下側導電層
の形を１点鎖線において線対称に設け、図示するように
端子・同士、四同士を接続線１１．１２により接続し、
端子８−１．９−２から見ると、個別層の容量値の２倍
の容量値か得られる。

第３図Ｂは直列接続の場合で、各素子の導電層の形とし
て同形のものを横に並べ、端子８−３・と９−１０とを
接続線１３により接続し、端子８−１．９３から見ると
、個別素子の容量値の１７２の容量値か得られる。

次に第４図は本発明の更に他の実施例として個別素子の
種々な倍数値を得る配列を示す図である。

第４図Ａは平面図、第４図Ｂは横断面図を示す。

第４図Ｂにおいて、１．２はポリシリコンの導電層、３
はＳｉＯ□の絶縁層、４，５は接続孔（コンタクトホー
ル）、６とＳｉＯ□の被覆層、７−１．７−２−はＡｆ
の接続線（配線層）を示す。第４図Ａに破線で区切って
示すように、容量Ｉは容量値Ｃの単位素子を２個並列接
続しているから、合成容量は２Ｃとなる。容量■は４個
並列接続して４Ｃを得ている。同様に容量■は６Ｃを、
容量■は８Ｃを得ている。容量Ｉ、容量■と示す字の下
側の２本の端子から見ると所定の容量値となることを示
している。

また容量■と容量■とを更に並列接続して１０Ｃを得る
こともてきる。導電層１，２の材質として拡散層やＡｆ
層を用いることが出来る。配線層や絶縁層の材質も他の
ものに変えることが出来ることは明らかである。

〔発明の効果〕

このようにして本発明によると、容量素子を複数接続す
るときに、使用する配線層の位置・長さが導電層パター
ンの関連で小さくなっているから、面積効率を高く維持
でき、チップサイズを縮小することに有効である。ＬＳ
Ｉとして製造する時にコストを低下させることに寄与で
きる。また容量のパターンを点対称に作るとき、マスク
の位置合わせにずれが生じても容量値に与える影響が少
なく、容量特性のばらつきを少なくてきる。したかって
スイッチド・キャパシタ・フィルタのように相対的容量
比を高度に要求する回路を形成するとき容易に対応でき
るから、製造上も極めて有効である。

第２図は本発明の実施例の構成を示す図、第３図は本発
明の他の実施例の構成を示す図、第４図は本発明の更に
他の実施例の構成を示す図、第５図は従来の半導体容量
素子の構成を示す図、第６図は第５図の素子を並列接続
する構成を示す図、 第７図は第５図の他の構成を示す図、 第８図は第７図の上面図、 第９図は第８図の縦断面図である。

１．２−・導電層 ３−絶縁層 ８−１．８−２．９−１．９−２・・・接続端子との接
続位置特許出願人　　　富士通株式会社 代　理　人　　弁理士　銘木栄枯

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 本Ｙ明の尼到Ｆ購成因 第 図 ツＷＬ皆１ 第 区 頭症臂） 第 図 第３図 埒来の＋） 第 図 ｆＷ１１ｔｋｉｌｆ＋Ｆ 第 図

Claims (1)

1. 【特許請求の範囲】 １、２層の第１の導電層（１）及び第２の導電層（２）
   に絶縁層（３）を挟んで形成した容量素子を含む半導体
   装置において、 前記容量素子の前記第１及び第２の導電層の接続端子は
   、その接続位置（８−１）（８−２）（９−１）（９−
   ２）を各々少なくとも１組の対角線上に配置し、且つ上
   下に重ならないこと を特徴とする半導体装置。 ２、請求項第１項記載の容量形成の各導電層は、前記第
   １または第２の導電層の接続端子の接続位置が互いに接
   近するように複数近接して配置されていることを特徴と
   する半導体装置。