JPH04111472A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタを用いた電気的に書込み・
消去が可能な簿膜トランジスタメモリに関する。

［従来の技術］ 電気的に書込み消去が可能なＥＥＰＲＯＭは、ＭＮＯ３
型構造と、フローティングゲート型構造がある。何れも
、書込み／消去にトンネル効果（ｔｕｎｎｅｌ　ｅｆｆ
ｅｃｔ）を用いるため、書込み消去電流が極めて小さい
。そのため、このＥＥＰＲＯＭをデータメモリとして電
子手帳等の電子機器に使用した場合、全ビットの同時消
去や、ページ単位の書込み／消去など多機能な電子機器
が開発できる。

ＭＮＯ３型メモリセルは、ＭＯＳＦＥＴのゲート酸化膜
を、ごく薄い酸化膜（〜２ＯＡ）と窒化膜（〜５００人
）の二重層構造に置き換えたＦＥＴであり、金属−窒化
物一酸化物一半導体（ＭＮＯＳ）構造ＦＥＴである。第
１２図はｎチャネルＭＮＯＳメモリセルの断面構造を示
す図である。

第１２図に示すようにＭＮＯＳメモリ１は、ｎ型Ｓ１基
板２に例えばボロン（Ｂ）を堆積後熱拡散させてｐ−ｗ
ｅｌ１３を形成し、その後リン（Ｐ）を打ち込んでソー
ス、ドレインとなるｎ＋拡散層４．５を形成する。その
後、その上に例えば熱酸化によって薄いＳｉｎ、酸化膜
６を堆積し、制御ゲート１２（後述）の真下のみを残し
て除去する。

次いで、絶縁層７、選択ゲート８、分離ゲート９、絶縁
層１０、シリコン窒化膜１１及びメモリゲート（制御ゲ
ート）１２を形成する。

このＭＮＯＳメモリ１でのデータの書込みは、ｎ＋拡散
層４から窒化膜１１へ薄い酸化膜６を通し電子（あるい
は正孔）をトンネリングで送り込むことにより行なわれ
る。窒化膜１１中に移った電子のうち、酸化膜−窒化膜
界面や窒化膜１１中に存在する深いエネルギレベル（ト
ラップ）にとらえられたものが、データの保持に寄与す
る。窒化膜１１中には、電子に対するトラップのみなら
ず正孔に対するトラップも存在することが知られており
、選択ゲート８の電圧を負にして正孔のトンネリングに
よって書き込むことも可能である。

なお、書込みには、２５Ｖ程度の電圧パルス（〜１０ｍ
５ｅｃ）を印加する。このようにして、書き込まれたＭ
ＮＯＳメモリｌは高いスレッショルド電圧を持つように
なる。

一方、ＭＮＯＳメモリ１のデータの消去は、書き込みと
逆極性の電圧パルスを選択ゲート８に加えることによっ
て行なう。エネルギレベルにとらえられている電子を追
い出す必要があるため、書き込みパルスより高圧で幅の
広いパルス（例えば−３０Ｖ、　　１００ｍ５ｅｃ）を
加える必要がある。

第１３図はｐ−ｗｅｌ１３を利用したＭＮＯＳメモリ１
の書込み／消去駆動方法を示す図であり、第１３図（Ａ
）は第１２図のＭＮＯＳメモリ１の等価回路を示してい
る。図中、Ｖｐは書込み／消去電圧を、Ｖ　ＯＮは選択
ゲートが開く電圧を示すものとすると、各電極に印加す
る電圧によって第１３図（Ｂ）〜（Ｆ）に示すような書
込み／消去制御が実現する。

［発明が解決しようとする課題］ しかしながら、このような従来のＥＥＰＲＯＭにあって
は、Ｓｉ基板２内にｐ−ｗｅｌ１３を形成し、その上に
ＭＮＯ３構造のメモリゲート１２を有するｎｃｈトラン
ジスタを形成してメモリトランジスタを構成していたた
め、あくまでＭＯＳトランジスタ製造工程技術の延長上
のものにすぎず、ｐ−ｗｅｌ１３等の拡散領域を形成す
る必要があるため大面積化することは困難であった。

また、書込み／消、去時の駆動方法としては第１３図に
示したようにソース・ドレインと選択ゲート８、メモリ
ゲート１２の他にｐ−ｗｅｌ１３の電位をも利用するた
め電極数も多く、制御も複雑であるという問題点があっ
た。

本発明の目的は、製造工程を大幅に減少させるとともに
、高集積化及び低コスト化を図ることができる薄膜トラ
ンジスタを用いた薄膜トランジスタメモリ構造を提供す
ることにある。

［課題を解決するための手段］ 本発明による薄膜トランジスタメモリは上記目的達成の
ため、半導体層と、この半導体層に電気的に接続された
ソース電極及びドレイン電極と、前記ソース電極と前記
ドレイン１！極との間に形成されたフローティングの中
間ソース電極及びドレイン電極と、書込みの選択／非選
択を制御する選択電圧が印加される第１の選択ゲート電
極及び第２の選択ゲート電極と、所定のキャリアを移動
させるゲート電圧が印加されるメモリゲート電極とを備
えた薄膜トランジスタメモリであって、前記第１の選択
ゲート電極と、前記ソース電極及び前記中間ソース電極
と、前記半導体層とからなる第１の選択トランジスタは
、前記ソース電極と前記ソース電極との間で形成された
前記半導体層のチャネル部を片チャネル動作するように
制御されるとともに、前記第２の選択ゲート電極と、前
記ドレイン電極及び前記中間ドレイン電極と、前記半導
体層とからなる第２の選択トランジスタは、前記ドレイ
ン電極と前記中間ドレイン電極との間で形成される前記
半導体層のチャネル部を片チャネル動作するように制御
され、前記メモリゲート電極と、前記中間ソース電極及
びドレイン電極と、前記半導体層とからなるメモリトラ
ンジスタは、前記メモリゲート電極と前記中間ソース電
極及びドレイン電極との間で形成された前記半導体層の
チャネル部に印加する電界の方向によって両チャネル動
作するように制御するようにしたものである。

［作用］ 上記した手段によれば、薄膜トランジスタメモリは、第
１の選択トランジスタ及び第２の選択トランジスタが片
チャネル動作でありながらビット単位で消去が可能とな
り、非選択時にデータが変動するのを防止することがで
き、また、メモリトランジスタは両チャネル動作するた
め逆側キャリアの注入を効率よく行なうことができる。

また、ソース電極、ドレイン電極、選択ゲート電極及び
メモリゲート電極の４端子だけでメモリアレイ内部を電
気的に選択的に書込み／消去することが可能になる。

［実施例］ 以下、本発明を図面に基づいて説明する。

第１図〜第１１図は本発明に係る薄膜トランジスタメモ
リの第１実施例を示す図であり、第１図〜第５図は薄膜
トランジスタメモリの製造工程図である。

まず、第１図に示すように、ガラス等からなる絶縁性基
板２１上に、例えばクロム（Ｃｒ）からなる導電層をス
パッタ法等により堆積し、パターニングして選択トラン
ジスタＴｒｌｌの第１の選択ゲート電極２２、第２の選
択ゲート電極２３を形成する。

次いで、第２図に示すように、第１の選択ゲート電極２
２及び第２の選択ゲート電極２３が形成された絶縁性基
板２１の全面に亘ってプラズマＣＶＤ法等により化学量
論比の窒化シリコン（Ｓｉ、Ｎ４）からなる選択ゲート
絶縁膜２４を堆積し、その後この選択ゲート絶縁膜２４
上に例えばクロム（Ｃｒ）等からなる電極用金属膜と、
リン（Ｐ）等の不純物をドープしたポリシリコン（ｐｏ
ｌｙ−５ｉ　）等からなるｎ型オーミックコンタクト用
半導体層とを順次堆積し、パターニングしてソース電極
２５、ドレイン電極２７、中間ソース電極２９及び中間
ドレイン電極３０を形成すると共に上記各電極上にｎ型
オーミックコンタクト層２６，２８゜３１．３２を形成
する。

次いで、第３図に示すようにドレイン電極２５、ソース
電極２７及び中間ソース・ドレイン電極２９．３０が形
成された選択ゲート絶縁膜２４上にアモルファスシリコ
ン（ａ−３ｉ）を堆積した後パターニングして半導体層
３３を形成する。この場合、リンドープしたポリシリコ
ン（ｐｏｌｙ−３ｉ）をオーミックコンタクト層２６，
２８，３１．３２として用いると、トランジスタの動作
特性であるｐチャネル動作、ｎチャネル動作どちらの伝
導に対してもメモリの書込／消去動作を行なえるもので
ある。

その後、半導体層３３上に電荷蓄積機能のある窒化シリ
コン（ＳｉｌＮ＋）を薄＜（１００人程程度堆積した後
、第４図に示すように中間ソース・ドレイン電極２９．
３０上で窒化シリコン（Ｓｔ。

Ｎ、）を後述するメモリゲート電ｆｌｉ３６に対向する
ところだけを残すようにエツチングしてメモリ窒化膜３
４を形成する。このメモリ窒化膜３４は、シリコン原子
Ｓｉと窒化原子Ｎとの組成比Ｓｔ／Ｎを前記選択ゲート
絶縁膜２４の化学量論比よりＳｉの多い窒化シリコンで
形成している。

次いで、第５図に示すように、半導体層３３の全面に亘
ってプラズマＣＶＤ法等により前記選択ゲート絶縁膜２
４と同一の化学量論比の窒化シリコンからなるメモリゲ
ート絶縁膜３５を形成し、その上にクロム等の導電層を
堆積した後パターニングして、メモリ窒化膜３４と対向
する位置にメモリトランジスタＴｒｉｏのメモリゲート
電極３６を形成して薄膜トランジスタを完成する。

上記のようにして製造された薄膜トランジスタメモリ２
０は、１つのメモリセルが半導体層３３に電気的に接続
されたソース電極２５及びドレイン電極２７と、ソース
電極２５とドレイン電極２７との間に形成されたフロー
ティングの中間ソース・ドレイン電極２９．３０と、書
込みの選択／非選択を制御する選択電圧が印加される第
１の選択ゲート電極２２及び第２の選択ゲート電極２３
と、所定のキャリアを移動させるゲート電圧が印加され
るメモリゲート電極３６とが形成されている構造であっ
て、第１の選択ゲート電極２２、選択ゲート絶縁膜２４
ソース電極２５、中間ソース電極２９及び半導体層３３
とで第１の選択トランジスタＴｒｌｌを構成し、第２の
選択ゲート電極２３、選択ゲート絶縁膜２４、ドレイン
電極２７、中間ドレイン電極３０及び半導体層３３とで
第２の選択トランジスタＴｒ１２を構成し、メモリゲー
ト電極３６、メモリ窒化膜３４、中間ソース・ドレイン
電極２９．３０及び半導体層３３とでメモリトランジス
タＴｒｉｏを構成する。つまり、この薄膜トランジスタ
メモリ２０は第１の選択トランジスタＴｒｌｌ、メモリ
トランジスタＴｒｉＯ１第２の選択トランジスタＴｒ１
２という３つのトランジスタが直列に並んだ構造となっ
ており、第１の選択トランジスタＴｒｌｌ及び第２の選
択Ｔｒ１２は片チャネル動作をし、メモリトランジスタ
Ｔｒｉｏは両チャネル動作するように構成されている。

第６図及び第７図は薄膜トランジスタメモリ２０のＶｅ
−Ｉｏ（ゲート電圧−ドレイン電流）特性を示す図であ
り、第６図は第１の選択トランジスタＴｒｌｌ又は第２
の選択トランジスタＴｒｉ２のＶＧ−Ｉ　Ｄ特性を、第
７図はメモリトランジスタＴｒｌＯのＶＧ−ＩＤ特性を
それぞれ示している。第１の選択トランジスタＴｒｌｌ
及び第２の選択トランジスタＴｒ１２は第６図に示すよ
うにｎチャネル側で動作し、ｎチャネル側は電流が流れ
ないようなカットオフし易い特性を有している。これに
より、選択トランジスタＴｒｌｌ、Ｔｒ１２は、選択／
非選択動作が容易に行なえる特性を備えている。

一方、メモリトランジスタＴｒｉｏは第７図に示すよう
にメモリゲート電極３６と中間ソース・ドレイン電極２
９．３０間の電界の向きにより正孔も電子もキャリアと
して用いることができるためｎチャネル側とｎチャネル
側の両チャネル動作する。この場合、リンドープしたポ
リシリコン（ｐｏｌｙ−３ｉ）を金属電極用金属膜と半
導体層３３とのオーミックコンタクト層２６，２８，３
１゜３２に用いているので、ｐチャネル、ｎチャネルど
ちらの伝導に対してもメモリの書込／消去の妨げとなる
程のバリアにならない。従って、以下に述べるようにメ
モリゲート電極３６とソース電極２５及びドレイン電極
２７に適当なバイアスを印加するとデータの消去・書き
込みが実現する。

第８図〜第１１図は薄膜トランジスタメモリ２０の消去
・書込み動作を示した図である。

なお、第８図〜第１１図は１つの薄膜トランジスタメモ
リ２０を示しているが、実際にはこれが多数個マトリク
ス状に形成されるものである。

また、第８図に示すメモリ窒化膜３４は書込／消去電圧
Ｖｐが印加されたとき正孔ｈ＋あるいは電子ｅ−がトラ
ップされて消去・書込みが行なわれるようメモリ窒化膜
３４、ゲート絶縁膜３５の膜厚等が作成されているもの
とする。

■去 消去（メモリ窒化膜３４中への正孔ｈ＋注入）は、第８
図に示すようにメモリゲート電極３６に負バイアス（本
実施例では、接地レベル）を印加し、ソース電極２５及
びドレイン電極２７に正バイアスを印加することにより
フローティング状態にある中間ソース・ドレイン電極２
９．３０に正バイアスを印加して正孔（第８図ｈ＋参照
）をメモリ窒化膜３４中にトラップさせることにより行
なう。いま、メモリゲート電極３６を接地し、メモリの
ソース電極２５及びドレイン電極２７をＶｐ、第１の選
択ゲート電極２２及び第２の選択ゲート電極２３を消去
時の選択分圧Ｖ　ＯＮ　−Ｅ　ｒとすると、第１の選択
トランジスタＴｒｌｌ及び第２の選択トランジスタＴｒ
１２は片チャネル（ｎチャネル）動作でメモリの中間ソ
ース・ドレイン電極２９．３０をＶｐにバイアスする。

これにより、メモリトランジスタＴｒｌＯの中間ソース
・ドレイン電極２９．３０はメモリゲート電極３６より
Ｖｐだけ電位が高くなるため、メモリトランジスタＴｒ
ｌＯの中間ソース・ドレイン電極２９゜３０から半導体
層３３を介してメモリ窒化膜３４に向かって正孔ｈ＋が
放出される。従って、第８図に示すように正孔ｈ＋がメ
モリ窒化膜３４にトラップされて１ｂｉｔ単位で消去が
行なわれる。

■圭匪１訳 消去したくない薄膜トランジスタメモリについては、第
９図に示すように第１の選択ゲート電極２２及び第２の
選択ゲート電極２３を非選択電圧Ｖｏｆｆ−Ｅｒとする
と第１の選択トランジスタＴｒｌｌ及び第２の選択トラ
ンジスタＴｒ１２のチャネル部が高インピーダンス状態
になるため、フローティングとなっているメモリトラン
ジスタＴｒｌｏの中間ソース・ドレイン電極２９．３０
との間でソース電極２５、ドレイン電極２７に印加され
たＶｐと同程度の電位差が生じ、メモリ窒化膜３４の両
端にはほとんど電位差が現れないためメモリ窒化膜３４
内部の状態は保持される。この場合、データが前の状態
を保持されるためには選択ゲート電極２２．２３に印加
する消去パルス印加時間を、選択時には十分にデータの
中を書き換えられる時間であって、非選択時間にはメモ
リの両端に大きな電位差が生じないうちに印加が終了し
ているようにメモリセルを設計しておく必要がある。

ｌ込立 次に、書込みについて説明する。

書込み（メモリ窒化膜３４中への電子ｅ−油注入は、書
込み時にそのセルを選択したとき第１０図に示すように
メモリゲート電極３６に正バイアスを印加し、ソース電
極２５及びドレイン電極３６に負バイアス（本実施例で
は、接地レベル）を印加する。そして、この薄膜トラン
ジスタメモリの書込みの選択／非選択を選択トランジス
タＴｒｉ１、Ｔｒ１２のｎチャネル　０Ｎ１０ＦＦ動作
（第１の選択ゲート電極２２、第２の選択ゲート電極２
３の０Ｎ１０ＦＦ）で電子ｅ−の流れを制御することで
行なう。いま、第１０図に示すように、メモリゲート電
極３６にＶｐを印加して、ソース電極２５及びドレイン
電極２７を接地すると、フローティング状態となってい
る中間ソース・ドレイン電極２９，３０とメモリゲート
電極３６の間の電位差Ｖｐが、メモリトランジスタＴｒ
ｉ。

の中間ソース・ドレイン電極２９．３０とメモリゲート
電極３６の間の電位差となり、結果的にメモリ窒化膜３
４の両端にＶｐががかって、メモリトランジスタＴｒｌ
Ｏの中間ソース・ドレイン電極２９．３０から電子ｅ−
が注入されて書き込まれる。従って、第１０図に示すよ
うに電子ｅ−がメモリ窒化膜３４に流れ、メモリ窒化膜
３４には電子ｅ−がチャージされて１　ｂｉｔ単位で書
込みが行なわれる。

ｌ込立匪１択 書込み非選択時には第１１図に示すように第１の選択ゲ
ート電極２２及び第２の選択ゲート電極２３を書込み非
選択電圧Ｖｏｆｆ−Ｗｒとすると第１の選択トランジス
タＴｒｌｌ及び選択トランジスタＴｒ１２のチャネル部
が高インピーダンス状態になるため、短い書込みパルス
印加時間の間、メモリトランジスタＴｒｉｏの中間ソー
ス・ドレイン電極２９．３０にはメモリゲート電極３６
に印加されたＶｐと同程度のＶｐが現れ、メモリ窒化膜
３４の両端には殆ど電位差が現れないため、メモリ窒化
膜３４内部の状態は保持される。但し、これが成立する
ようにメモリセルはそのメモリトランジスタＴｒｉｏの
入力インピーダンスや選択トランジスタＴｒｌｌ、Ｔｒ
１２の非選択時の出力インピーダンスを書込みパルス印
加時間に合わせて設計しておくことが必要となる。

このように、選択トランジスタＴｒｌｌ、Ｔｒ１２はｎ
チャネル動作のみでありながら、これを通してｐチャネ
ル、ｎチャネル両方向動作のメモリトランジスタＴｒｉ
ｏの中間ソース・ドレイン電極２９．３０にバイアスが
かかることにより、書込み時には電子ｅ−を、消去時に
は正孔ｈ＋をそれぞれメモリ窒化膜３４界面に効率良く
供給することができる。　以上説明したように、本実施
例では薄膜トランジスタ２０がチャネル方向に第１の選
択トランジスタＴｒｌｌ、メモリトランジスタＴｒｉｏ
、第２の選択トランジスタＴｒ１２という３つのトラン
ジスタが直列に並んだ構造となっており、第１の選択ト
ランジスタＴｒｌｌ及び第２の選択トランジスタＴｒ１
２は片チャネル動作をし、メモリトランジスタＴｒｌＯ
は両チャネル動作するように構成されているので、トラ
ンジスタＴｒｌｌ、Ｔｒ１２側では非選択時にデータが
変動するのを防止することができ、また、メモリトラン
ジスタＴｒｉｏ側では両チャネル動作するため逆側キャ
リアの注入を効率よく行なうことができる。また、ソー
ス電極２５、ドレイン電極２７、選択ゲート電極２２．
２３及びメモリゲート電極３６の４端子だけでメモリア
レイ内部を電気的に選択的に書込み／消去することが可
能になる。

特に、片チャネル（ｎチャネル）動作する選択トランジ
スタＴｒｌｌ、Ｔｒ１２で書込み・消去の選択／非選択
を行ない、メモリトランジスタＴｒｌｏの中間ソース・
ドレイン電極２９．３０から書込み時は電子ｅ−を、消
去時は正孔ｈ＋を消去をソース電極２２とメモリゲート
電極２９間で行なうようにしているので、ｐチャネル消
去／ｎチャネル書込みができなかった従来の構造のメモ
リに比べて高速化させることができる。また、ｐチャネ
ル消去／ｎチャネル書込みのできる構造であっても選択
トランジスタＴｒｌｌ、Ｔｒ１２で両チャネル動作を行
なわせる使い方であれば、選択トランジスタＴｒｌｌ、
Ｔｒ１２の非選択電圧に幅が生じ、また使用電圧もトラ
ンジスタＴｒｌｌのスレッショルド電圧Ｖｔｈｐ、Ｖｔ
ｈｎ以上の振幅が要求されることとなるが、本発明の簿
膜トランジスタではｎチャネルのｖｔｈを満たせば良い
ため使用電圧の振幅は小さいものでよい。

また、メモリゲート部と選択ゲート部がトランジスタと
して完全に分離しているので、メモリトランジスタ用の
メモリ窒化膜をその領域として分離するためのフォトリ
ソ工程が不要となることから、第５図においてメモリ窒
化膜３４が平面全体を覆っていてもメモリ特性に影響を
及ぼすことはない。

さらに、１つのメモリセルの中に選択トランジスタＴｒ
ｌｌ、Ｔｒ１２とメモリトランジスタＴｒｌｏとが一体
的に構成されることになるため、製造工程を大幅に簡略
化することができるとともに、一体化させることによっ
て高集積化・大面積化を実現することができる。

［発明の効果］ 本発明によれば、第１の選択トランジスタ及び第２の選
択トランジスタは片チャネル動作をし、メモリトランジ
スタは印加する電界の方向により両チャネル動作するよ
うに構成しているので、非選択時のデータの変動を防止
することができるととももに、キャリアの注入の効率を
高めることができ、ソース電極、ドレイン電極、選択ゲ
ート電極及びメモリゲート電極の４端子だけでビット単
位で書込み／消去することが可能になる。さらに、選択
トランジスタ及びメモリトランジスタを１つのメモリセ
ルに一体化させることができ、製造工程を大幅に簡略化
して低コスト化を図るとともに、高集積化・大面積化を
実現することができる。

【図面の簡単な説明】

第１図〜第１１図は本発明に係る薄膜トランジスタメモ
リの一実施例を示す図であり、第１図〜第５図は薄膜ト
ランジスタメモリの製造工程図、第６図は選択トランジ
スタのＶｃ−ＩＤ特性図、第７図はメモリトランジスタ
のＶ　ｃ　−Ｉ　Ｄ特性図、第８図は消去時のキャリア
の移動を説明するための図、第９図は消去非選択時の動
作状態を説明するための図、第１０図は書込み時のキャ
リアの移動を説明するための図、第１１図は書込み非選
択時の動作状態を説明するための図、第１２図は従来の
薄膜トランジスタメモリの断面構造を示す図、第１３図
は従来の薄膜トランジスタメモリの駆動方法を示す図で
ある。 ＴｒｌＯ・・・・メモリトランジスタ、Ｔｒｌｌ・・・
・選択トランジスタ、Ｔｒ１２・・・・第２の選択トラ
ンジスタ、２０・・・・薄膜トランジスタメモリ、２１
・・・・絶縁性基板、２２・・・・第１の選択ゲート電
極、２３・・・・第２の選択ゲート電極、２４・・・・
選択ゲート絶縁膜、２５・・・・ソース電極、２７・・
・・ドレイン電極、２９．３０・・・・中間ソース・ド
レイン電極、３３・・・・半導体層、３４・・・・メモ
リ窒化膜、３５・・・・メモリゲート絶縁膜、３６・・
・・メモリゲート電極。 特許出願人　カシオ計算機株式会社 ＆

Claims (1)

【特許請求の範囲】
1. （１）半導体層と、この半導体層に電気的に接続された
   ソース電極及びドレイン電極と、前記ソース電極と前記
   ドレイン電極との間に形成されたフローティングの中間
   ソース電極及びドレイン電極と、書込みの選択／非選択
   を制御する選択電圧が印加される第１の選択ゲート電極
   及び第２の選択ゲート電極と、所定のキャリアを移動さ
   せるゲート電圧が印加されるメモリゲート電極とを備え
   た薄膜トランジスタメモリであって、 前記第１の選択ゲート電極と、前記ソース電極及び前記
   中間ソース電極と、前記半導体層とからなる第１の選択
   トランジスタは、前記ソース電極と前記中間ソース電極
   との間で形成された前記半導体層のチャネル部を片チャ
   ネル動作するように制御されるとともに、 前記第２の選択ゲート電極と、前記ドレイン電極及び前
   記中間ドレイン電極と、前記半導体層とからなる第２の
   選択トランジスタは、前記ドレイン電極と前記中間ドレ
   イン電極との間で形成される前記半導体層のチャネル部
   を片チャネル動作するように制御され、 前記メモリゲート電極と、前記中間ソース電極及びドレ
   イン電極と、前記半導体層とからなるメモリトランジス
   タは、前記メモリゲート電極と前記中間ソース電極及び
   ドレイン電極との間で形成された前記半導体層のチャネ
   ル部に印加する電界の方向によって両チャネル動作する
   ように制御されることを特徴とする薄膜トランジスタメ
   モリ。