JPH04111559A - シリアル通信回路 - Google Patents
シリアル通信回路Info
- Publication number
- JPH04111559A JPH04111559A JP2229276A JP22927690A JPH04111559A JP H04111559 A JPH04111559 A JP H04111559A JP 2229276 A JP2229276 A JP 2229276A JP 22927690 A JP22927690 A JP 22927690A JP H04111559 A JPH04111559 A JP H04111559A
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- JP
- Japan
- Prior art keywords
- shift register
- data
- signal
- transmission
- reception
- Prior art date
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- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアル通信回路に関し、特に、データを連続
して送受信するシリアル通信回路に関する。
して送受信するシリアル通信回路に関する。
従来、この種のシリアル通信回路においては、その−例
の構成図が第２図に示されるように、シフトレジスタ７
、シリアルクロックカウンタ８、割込み発生回路９およ
びマイクロプロセ・ンサｌＯ等を備えて構成されており
、データを連続して送受信するために、マイクロプロセ
ッサを用し）でプログラム制御しているのが一般である
。
の構成図が第２図に示されるように、シフトレジスタ７
、シリアルクロックカウンタ８、割込み発生回路９およ
びマイクロプロセ・ンサｌＯ等を備えて構成されており
、データを連続して送受信するために、マイクロプロセ
ッサを用し）でプログラム制御しているのが一般である
。
第２図において、データの送受信を行う場合には、送信
データ１１６がマイクロプロセッサ１０からシフトレジ
スタ１に送られ、送信開始信号１１８を立てて、シリア
ル出力データ１１３をシフトレジスタ１から送信する。
データ１１６がマイクロプロセッサ１０からシフトレジ
スタ１に送られ、送信開始信号１１８を立てて、シリア
ル出力データ１１３をシフトレジスタ１から送信する。
シリアル通信が終了すると、シリアルクロックカウンタ
８からシリアルクロ・７クフル信号１１５が出力され、
割込み発生回路９に入力される。割込み発生回路９にお
いては、シリアルクロ・ツクフル信号１１５を受けて割
込み信号１１７が生成され、この信号をマイクロブロセ
・ンサ】０に送出してシリアル通信の終了を知らせる。
８からシリアルクロ・７クフル信号１１５が出力され、
割込み発生回路９に入力される。割込み発生回路９にお
いては、シリアルクロ・ツクフル信号１１５を受けて割
込み信号１１７が生成され、この信号をマイクロブロセ
・ンサ】０に送出してシリアル通信の終了を知らせる。
この割込み信号１】７の入力により、マイクロブロセ・
・ｌす１０においてはシリアル通信の送信終了を確認し
、次の送信データ１１６をシフトレジスタ７に送出する
０以上の動作を繰返すことにより、シリアル通信におけ
るデータの送信が連続して行われる。
・ｌす１０においてはシリアル通信の送信終了を確認し
、次の送信データ１１６をシフトレジスタ７に送出する
０以上の動作を繰返すことにより、シリアル通信におけ
るデータの送信が連続して行われる。
また、受信する場合には、１組のシリアル入力データ１
１２がシフトレジスタ７に受信される度ごとに、シリア
ルクロックカウンタ８からシリアルクロックフル信号１
１５が出力され、割込み発生回路９に入力される。割込
み発生回路９にお１ｗ）では割込み信号１１７を発生さ
せ、マイクロプロセ・ンサ１０に送出して、データの受
信と知らせる。この割込み信号１１７を受けて、マイク
ロブロセ・７す１０においては、受信データ１１９をシ
フトレジスタ７から読出して入力する９以上の動作を繰
返すことにより、シリアル通信におけるデータの受信が
連続して行われる。
１２がシフトレジスタ７に受信される度ごとに、シリア
ルクロックカウンタ８からシリアルクロックフル信号１
１５が出力され、割込み発生回路９に入力される。割込
み発生回路９にお１ｗ）では割込み信号１１７を発生さ
せ、マイクロプロセ・ンサ１０に送出して、データの受
信と知らせる。この割込み信号１１７を受けて、マイク
ロブロセ・７す１０においては、受信データ１１９をシ
フトレジスタ７から読出して入力する９以上の動作を繰
返すことにより、シリアル通信におけるデータの受信が
連続して行われる。
上述した従来のシリアル通信回路においては、連続して
データを送受信するために、マイクロプロセッサによる
制御用のプログラムを必要とするという欠点があり、ま
た、高速のシリアル通信回路を複数制御する場合には、
上述のプログラムのオーバヘッドにより、マイクロプロ
セッサによる他のプログラムが予定どうり動作しなくな
るという欠点がある。
データを送受信するために、マイクロプロセッサによる
制御用のプログラムを必要とするという欠点があり、ま
た、高速のシリアル通信回路を複数制御する場合には、
上述のプログラムのオーバヘッドにより、マイクロプロ
セッサによる他のプログラムが予定どうり動作しなくな
るという欠点がある。
本発明のシリアル通信回路は、マイクロコンピュータを
含むシリアル通信回路において、送信データまたは受信
データを、所定のシリアルクロック信号を介して送受信
するシフトレジスタと、前記シリアルクロック信号を入
力して送受信データの長さを決定するとともに、フルに
なる時点においてシリアルクロックフル信号を出力する
シリアルクロックカウンタと、送受信するデータを一時
的に格納しておくシフトレジスタ用スタックメモリと、
前記シリアルクロックフル信号を入力して、データの送
信または受信の何れか一方を選択し、前記シフトレジス
タならびに前記シフトレジスタ用スタックメモリに対し
て、データの転送方向を指定する第１の信号と、データ
の転送開始を指示する第２の信号を出力するとともに、
前記シフトレジスタ用スタックメモリに格納されている
データ量の増減に対応する第３の信号を出力する送受信
選択フラグと、前記第３の信号の入力に対応して、前記
シフトレジスタ用スタックメモリに格納されている送受
信データ量を示す第４の信号を前記マイクロコンピュー
タに出力するとともに、この第４の信号が所定のレベル
以下になる時点において、マイクロコンピュータにおけ
るデータ転送を制御する第５の信号を送出するスタック
ポインタと、を備え、前記第１および第２の信号を介し
て、前記シフトレジスタと前記シフトレジスタ用スタッ
クメモリ間における送受信データの転送を制御するとと
もに、前記第４および第５の信号を介して、マイクロプ
ロセッサと前記シフトレジスタ用スタックメモリ間にお
ける送受信データの転送を制御することを特徴としてい
る。
含むシリアル通信回路において、送信データまたは受信
データを、所定のシリアルクロック信号を介して送受信
するシフトレジスタと、前記シリアルクロック信号を入
力して送受信データの長さを決定するとともに、フルに
なる時点においてシリアルクロックフル信号を出力する
シリアルクロックカウンタと、送受信するデータを一時
的に格納しておくシフトレジスタ用スタックメモリと、
前記シリアルクロックフル信号を入力して、データの送
信または受信の何れか一方を選択し、前記シフトレジス
タならびに前記シフトレジスタ用スタックメモリに対し
て、データの転送方向を指定する第１の信号と、データ
の転送開始を指示する第２の信号を出力するとともに、
前記シフトレジスタ用スタックメモリに格納されている
データ量の増減に対応する第３の信号を出力する送受信
選択フラグと、前記第３の信号の入力に対応して、前記
シフトレジスタ用スタックメモリに格納されている送受
信データ量を示す第４の信号を前記マイクロコンピュー
タに出力するとともに、この第４の信号が所定のレベル
以下になる時点において、マイクロコンピュータにおけ
るデータ転送を制御する第５の信号を送出するスタック
ポインタと、を備え、前記第１および第２の信号を介し
て、前記シフトレジスタと前記シフトレジスタ用スタッ
クメモリ間における送受信データの転送を制御するとと
もに、前記第４および第５の信号を介して、マイクロプ
ロセッサと前記シフトレジスタ用スタックメモリ間にお
ける送受信データの転送を制御することを特徴としてい
る。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、シフトレジスタ１と、シリ
アルクロックカウンタ２と、シフトレジスタ用スタック
メモリ３と、送受信選択フラグ４と、スタックポインタ
５と、マイクロプロセッサ６と、を備えて構成される。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、シフトレジスタ１と、シリ
アルクロックカウンタ２と、シフトレジスタ用スタック
メモリ３と、送受信選択フラグ４と、スタックポインタ
５と、マイクロプロセッサ６と、を備えて構成される。
第１図において、シフトレジスタ１は、シリアルクロッ
クカウンタ２に送られてくるシフトクロック１０３によ
りシフトされる。この時、シリアル入力データ１０１が
シフトレジスタ１に入力され、ボーバフローするデータ
はシリアル出力データ１０２として、シフトレジスタ１
から出力される。
クカウンタ２に送られてくるシフトクロック１０３によ
りシフトされる。この時、シリアル入力データ１０１が
シフトレジスタ１に入力され、ボーバフローするデータ
はシリアル出力データ１０２として、シフトレジスタ１
から出力される。
シリアルクロックカウンタ２がフルになると、シリアル
クロックカウンタ２からはシリアルクロックフル信号１
０５が出力され、送受信選択フラグ４に送られる。送受
信選択フラグ４においては、シリアルクロックフル信号
１０５の入力に対応して、送信または受信の何れかをと
る選択が行われ、シフトレジスタデータ転送方向信号１
０６と、シフトレジスタデータ転送開始信号１０７とを
出力して、共にシフトレジスタ１およびシフトレジスタ
用スタックメモリ３に送出するとともに、スタックポイ
ンタ増減信号１０ｇを出力して、スタックポインタ５に
送出する。
クロックカウンタ２からはシリアルクロックフル信号１
０５が出力され、送受信選択フラグ４に送られる。送受
信選択フラグ４においては、シリアルクロックフル信号
１０５の入力に対応して、送信または受信の何れかをと
る選択が行われ、シフトレジスタデータ転送方向信号１
０６と、シフトレジスタデータ転送開始信号１０７とを
出力して、共にシフトレジスタ１およびシフトレジスタ
用スタックメモリ３に送出するとともに、スタックポイ
ンタ増減信号１０ｇを出力して、スタックポインタ５に
送出する。
シフトレジスタ１およびシフトレジスタ用スタックメモ
リ３においては、シフトレジスタデータ転送方向信号１
０６を受けて、シフトレジスタデータ１０４の転送方向
を決定し、シフトレジスタデータ転送開始信号１０７に
より、シフトレジスタデータ１０４の転送を制御する。
リ３においては、シフトレジスタデータ転送方向信号１
０６を受けて、シフトレジスタデータ１０４の転送方向
を決定し、シフトレジスタデータ転送開始信号１０７に
より、シフトレジスタデータ１０４の転送を制御する。
スタックポインタ５においては、送受信選択フラグ４か
ら入力されるスタックポインタ増減信号１０８を受けて
、スタックポインタデータが増減されるが、この時、ス
タックポインタデータ１１１が“０”より小さくなると
、スタックポインタアンダフロー信号１０９が生成され
て、マイクロプロセッサ６に送られる。マイクロプロセ
ッサ６においては、このスタックポインタアンダフロー
信号１０９が入力される時か、または任意の時点におい
て、シフトレジスタ用スタックメモリ３との間において
送受信データ１１０の転送が行われる。従って、事前に
、送信データをシフトレジスタ用スタックメモリに格納
しておくことにより、任意のデータを自動的に送信する
ことが可能であり、また、１データの受信の度ごとに、
シフトレジスタ上のデータをシフトレジスタ用スタック
メモリに転送することにより、任意数のデータを、自動
的に連続して受信することが可能となる。
ら入力されるスタックポインタ増減信号１０８を受けて
、スタックポインタデータが増減されるが、この時、ス
タックポインタデータ１１１が“０”より小さくなると
、スタックポインタアンダフロー信号１０９が生成され
て、マイクロプロセッサ６に送られる。マイクロプロセ
ッサ６においては、このスタックポインタアンダフロー
信号１０９が入力される時か、または任意の時点におい
て、シフトレジスタ用スタックメモリ３との間において
送受信データ１１０の転送が行われる。従って、事前に
、送信データをシフトレジスタ用スタックメモリに格納
しておくことにより、任意のデータを自動的に送信する
ことが可能であり、また、１データの受信の度ごとに、
シフトレジスタ上のデータをシフトレジスタ用スタック
メモリに転送することにより、任意数のデータを、自動
的に連続して受信することが可能となる。
以上、詳細に説明したように、本発明は、シリアル通信
回路に適用されて、データをシリアルクロック信号によ
り送信するシフトレジスタと、送受信するデータ長を決
定するシフトクロックカウンタと、送受信するデータを
一時的に格納しておくシフトレジスタ用スタックメモリ
と、前記シフトレジスタ用スタックメモリに格納されて
いるデータ量を示すスタックポインタと、を偏え、送信
または受信により前記シフトレジスタと前記シフトレジ
スタ用スタックメモリとの間におけるデータ転送の方向
を制御することにより、マイクロコンピュータによるプ
ログラム制御の負担を低減して、送受信を自動的に連続
して行うことができるという効果がある。
回路に適用されて、データをシリアルクロック信号によ
り送信するシフトレジスタと、送受信するデータ長を決
定するシフトクロックカウンタと、送受信するデータを
一時的に格納しておくシフトレジスタ用スタックメモリ
と、前記シフトレジスタ用スタックメモリに格納されて
いるデータ量を示すスタックポインタと、を偏え、送信
または受信により前記シフトレジスタと前記シフトレジ
スタ用スタックメモリとの間におけるデータ転送の方向
を制御することにより、マイクロコンピュータによるプ
ログラム制御の負担を低減して、送受信を自動的に連続
して行うことができるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図は従
来例のブロック図である。 図において、１．７・・・・・・シフトレジスタ、２゜
８・・・・・・シリアルクロックカウンタ、３・−・・
・・シフトレジスタ用スタックメモリ、４・・・・・・
送受信選択フラグ、５・・・・・・スタックポインタ、
６，１０・・・・・・マイクロプロセッサ、９・・・・
・−割込み発生回路。
来例のブロック図である。 図において、１．７・・・・・・シフトレジスタ、２゜
８・・・・・・シリアルクロックカウンタ、３・−・・
・・シフトレジスタ用スタックメモリ、４・・・・・・
送受信選択フラグ、５・・・・・・スタックポインタ、
６，１０・・・・・・マイクロプロセッサ、９・・・・
・−割込み発生回路。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータを含むシリアル通信回路において
、 送信データまたは受信データを、所定のシリアルクロッ
ク信号を介して送受信するシフトレジスタと、 前記シリアルクロック信号を入力して送受信データの長
さを決定するとともに、フルになる時点においてシリア
ルクロックフル信号を出力するシリアルクロックカウン
タと、 送受信するデータを一時的に格納しておくシフトレジス
タ用スタックメモリと、 前記シリアルクロックフル信号を入力して、データの送
信または受信の何れか一方を選択し、前記シフトレジス
タならびに前記シフトレジスタ用スタックメモリに対し
て、データの転送方向を指定する第１の信号と、データ
の転送開始を指示する第２の信号を出力するとともに、
前記シフトレジスタ用スタックメモリに格納されている
データ量の増減に対応する第３の信号を出力する送受信
選択フラグと、 前記第３の信号の入力に対応して、前記シフトレジスタ
用スタックメモリに格納されている送受信データ量を示
す第４の信号を前記マイクロコンピュータに出力すると
ともに、この第４の信号が所定のレベル以下になる時点
において、マイクロコンピュータにおけるデータ転送を
制御する第５の信号を送出するスタックポインタと、を
備え、前記第１および第２の信号を介して、前記シフト
レジスタと前記シフトレジスタ用スタックメモリ間にお
ける送受信データの転送を制御するとともに、前記第４
および第５の信号を介して、マイクロプロセッサと前記
シフトレジスタ用スタックメモリ間における送受信デー
タの転送を制御することを特徴とするシリアル通信回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229276A JPH04111559A (ja) | 1990-08-30 | 1990-08-30 | シリアル通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229276A JPH04111559A (ja) | 1990-08-30 | 1990-08-30 | シリアル通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111559A true JPH04111559A (ja) | 1992-04-13 |
Family
ID=16889577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229276A Pending JPH04111559A (ja) | 1990-08-30 | 1990-08-30 | シリアル通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111559A (ja) |
-
1990
- 1990-08-30 JP JP2229276A patent/JPH04111559A/ja active Pending
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