JPH04111611A - マイクロプロセッサ及び複合論理回路 - Google Patents
マイクロプロセッサ及び複合論理回路Info
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- JPH04111611A JPH04111611A JP2228136A JP22813690A JPH04111611A JP H04111611 A JPH04111611 A JP H04111611A JP 2228136 A JP2228136 A JP 2228136A JP 22813690 A JP22813690 A JP 22813690A JP H04111611 A JPH04111611 A JP H04111611A
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G06—COMPUTING OR CALCULATING; COUNTING
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢｉＣＭＯＳ技術を用いたマイクロプロセッサ
および複合論理回路に関する。
および複合論理回路に関する。
従来、ＢｉＣＭＯＳ技術は高速ＳＲＡＭやゲートアレイ
に適用されて、その高速性と低電力性の特徴が実証され
てきた。近年、ＲＩＳＣやＣｌ５Ｃプロセツサの性能向
上は目ざましいものがあるが、１９９０年代の半ばには
１００ＭＩＰＳを越えるマイクロプロセッサの登場が予
想されている。その時代のマイクロプロセッサは大容量
のキャッシュメモＪやＦＰＵの内蔵が不可欠となるなど
数百万トランジスタ規模のオンチップ化が必要なため、
高速。
に適用されて、その高速性と低電力性の特徴が実証され
てきた。近年、ＲＩＳＣやＣｌ５Ｃプロセツサの性能向
上は目ざましいものがあるが、１９９０年代の半ばには
１００ＭＩＰＳを越えるマイクロプロセッサの登場が予
想されている。その時代のマイクロプロセッサは大容量
のキャッシュメモＪやＦＰＵの内蔵が不可欠となるなど
数百万トランジスタ規模のオンチップ化が必要なため、
高速。
高集積、低電力の特徴を満足するＢｉＣＭＯＳ技術の採
用が最も有効である。
用が最も有効である。
ＢｉＣＭＯＳ技術を用いたマイクロプロセッサの従来技
術がアイ・イー・イー・イー、ジエー オブソリツド
ステート サーキツツ 第２３巻 第２号 １９８８年
４月（５００頁から５０６頁）（ＩＥＥＥ Ｊ、ｏｆ
５ＯＬＩＤ ５ＴＡＴＥ ＣＩＲＣＵＩＴＳ Ｖｏ１
２３ 。
術がアイ・イー・イー・イー、ジエー オブソリツド
ステート サーキツツ 第２３巻 第２号 １９８８年
４月（５００頁から５０６頁）（ＩＥＥＥ Ｊ、ｏｆ
５ＯＬＩＤ ５ＴＡＴＥ ＣＩＲＣＵＩＴＳ Ｖｏ１
２３ 。
Ｎｏ２ Ａｐｒｉｌ １９８８ ｐ５００−５０
６）で発表されている。その要旨とするところは、微小
信号を取扱うセンス回路や負荷の重いバスの駆動などの
要所に限ってバイポーラトランジスタを用いた回路を使
用し、残りの部分をＣＭＯＳ回路で構成することにより
、全ＣＭＯＳプロセッサ並みの高集積と低電力を実現し
た上で、全ＥＣＬプロセッサ並みの高速性能を実現した
ものである。
６）で発表されている。その要旨とするところは、微小
信号を取扱うセンス回路や負荷の重いバスの駆動などの
要所に限ってバイポーラトランジスタを用いた回路を使
用し、残りの部分をＣＭＯＳ回路で構成することにより
、全ＣＭＯＳプロセッサ並みの高集積と低電力を実現し
た上で、全ＥＣＬプロセッサ並みの高速性能を実現した
ものである。
しかしながら、上記従来技術を踏襲しただけでは、クロ
ック周波数が１００ＭＨｚを越える将来の超高性能マイ
クロプロセッサを実現することはほとんど不可能である
。
ック周波数が１００ＭＨｚを越える将来の超高性能マイ
クロプロセッサを実現することはほとんど不可能である
。
なんとなれば、高集積化と低電力化を維持するために、
バイポーラトランジスタの使用比率をむやみに高めるこ
とができないためである。
バイポーラトランジスタの使用比率をむやみに高めるこ
とができないためである。
ところで、マイクロプロセッサの内部では演算結果の照
合、比較やメモリからの読出しデータの誤りチエツク、
所定のデータとの照合、比較その他各種制御情報やデー
タの集合など、数十〜百十本の入力信号を取り扱う複雑
な論理回路が随所で使用される。
合、比較やメモリからの読出しデータの誤りチエツク、
所定のデータとの照合、比較その他各種制御情報やデー
タの集合など、数十〜百十本の入力信号を取り扱う複雑
な論理回路が随所で使用される。
従来、上記のような超多入カ信号を照扱う論理回路とし
て、例えば特開平１−２９６３８８号に開示されている
ようなダイナミック論理回路がある。典型的なダイナミ
ック論理回路では、ノンオーバーラツプの２相クロツク
を使用し、一方のクロックが“１”レベルの期間に出力
ノードを予めプリジャージしておき、他方のクロックが
“１ｎレベルの期間に、論理が評価され、出力ノードを
デイチャージするか、否かが決定される。しかしながら
、上記のダイナミック論理回路を１００ＭＨｚを越える
マイクロプロセッサに適用する場合、以下のような問題
があり、事実上不可能である。
て、例えば特開平１−２９６３８８号に開示されている
ようなダイナミック論理回路がある。典型的なダイナミ
ック論理回路では、ノンオーバーラツプの２相クロツク
を使用し、一方のクロックが“１”レベルの期間に出力
ノードを予めプリジャージしておき、他方のクロックが
“１ｎレベルの期間に、論理が評価され、出力ノードを
デイチャージするか、否かが決定される。しかしながら
、上記のダイナミック論理回路を１００ＭＨｚを越える
マイクロプロセッサに適用する場合、以下のような問題
があり、事実上不可能である。
１）所定のノンオーバラップ期間を保障した上で幅の狭
い２相パルスを発生し、それをチップ上の各所に歪なく
伝送することが困難になる。
い２相パルスを発生し、それをチップ上の各所に歪なく
伝送することが困難になる。
２）幅の狭い１方のクロック期間に、ダイナミックノー
ドをプリチャージすることが困難になる。
ドをプリチャージすることが困難になる。
仮に、強力なドライバーでプリチャージができたとして
も、プリチャージ電流による電源ノイズが耐えがたい大
きさになる。
も、プリチャージ電流による電源ノイズが耐えがたい大
きさになる。
３）評価期間が１サイクルの時間から、プリチャージ期
間とノンオーバーラツプの期間を引いたものになるため
、スタテック回路に比べて著しく不利になる。
間とノンオーバーラツプの期間を引いたものになるため
、スタテック回路に比べて著しく不利になる。
以上から、超高速のマイクロプロセッサではスタティッ
ク回路をメインにした構成を採用することが現実的な選
択になる。
ク回路をメインにした構成を採用することが現実的な選
択になる。
しかしながら、前述のような越冬入力信号を取扱うスタ
ティック論理回路は高々３〜４入力のＣＭＯＳゲートや
ラッチ回路を用いて構成されるため、超高速、高集積の
マイクロプロセッサを実現する上で以下のような問題点
がある。
ティック論理回路は高々３〜４入力のＣＭＯＳゲートや
ラッチ回路を用いて構成されるため、超高速、高集積の
マイクロプロセッサを実現する上で以下のような問題点
がある。
１）入力数に比例して論理段数が増加するため。
バスデイレイが増加し、高速化のための最大の障害にな
る。
る。
２）使用する論理ゲート数が増加するため素子領域の面
積が増大する。
積が増大する。
３）上記、論理ゲート相互間を接続するための配線が増
加するため、チップサイズが増大する。
加するため、チップサイズが増大する。
４）論理ゲート数の増加により、消費電力が増大する。
本発明の目的は上記従来技術の問題点を解決し、超高速
、高集積、低消費電力のマイクロプロセッサを提供する
ことにある。本発明の他の目的は上記、マイクロプロセ
ッサを始めとして、他の論理ＬＳＩやメモリＬＳＩに適
用して有効なりｉＣＭＯＳ超多入力越冬論理回路を提供
することにある。
、高集積、低消費電力のマイクロプロセッサを提供する
ことにある。本発明の他の目的は上記、マイクロプロセ
ッサを始めとして、他の論理ＬＳＩやメモリＬＳＩに適
用して有効なりｉＣＭＯＳ超多入力越冬論理回路を提供
することにある。
前記目的を達成するために、本発明は、マイクロプロセ
ッサの内部で各種の制御や演算のために使用される越冬
入力複合論理回路をＭ入力（Ｍ≧１）のＣＭＯＳ！理回
路と１ケのバイポーラトランジスタ回路からなる単位論
理回路をＮヶ（Ｘ≧２）設け、それぞれの出力を集合す
ることによってＭ×Ｎの入力信号に応答して１ケの出力
を生成するように構成する。
ッサの内部で各種の制御や演算のために使用される越冬
入力複合論理回路をＭ入力（Ｍ≧１）のＣＭＯＳ！理回
路と１ケのバイポーラトランジスタ回路からなる単位論
理回路をＮヶ（Ｘ≧２）設け、それぞれの出力を集合す
ることによってＭ×Ｎの入力信号に応答して１ケの出力
を生成するように構成する。
本発明によれば、越冬入力の論理信号を複数の比較的入
力数の少ない単位論理回路が分担して並列に実行し、そ
れぞれの出力を接続して集合することにより、越冬入力
信号に応答した１つの出力信号が得られる。
力数の少ない単位論理回路が分担して並列に実行し、そ
れぞれの出力を接続して集合することにより、越冬入力
信号に応答した１つの出力信号が得られる。
このため、従来に比べて論理段数が激減する。
論理段数の削減により、回路のデイレイが大幅に短縮さ
れ、使用する論理回路の数およびそれらの相互間を接続
するための配線も大幅に削減される。
れ、使用する論理回路の数およびそれらの相互間を接続
するための配線も大幅に削減される。
第１図は本発明のマイクロプロセッサの構成を示すブロ
ック図である。
ック図である。
図において、１０１はバス制御部であり、マイクロプロ
セッサの内部と外部装置（例えば主メモリ）との間のデ
ータのやりとりを制御する。外部装置とのインタフェー
スはアドレスバス１１１゜データバス１１２．コントロ
ールバス１１３を介して行われ、マイクロプロセッサ内
部とのインタフェースはバス１２１，１２２を介して行
われる。
セッサの内部と外部装置（例えば主メモリ）との間のデ
ータのやりとりを制御する。外部装置とのインタフェー
スはアドレスバス１１１゜データバス１１２．コントロ
ールバス１１３を介して行われ、マイクロプロセッサ内
部とのインタフェースはバス１２１，１２２を介して行
われる。
１０２は命令キャッシュであり、主メモリの１部の写し
である命令データが格納されている。
である命令データが格納されている。
１０３はデータキャッシュであり、外部主メモリの１部
の写しの演算データが格納されている。
の写しの演算データが格納されている。
１０４はＭＭＵ （Ｍｅｍｏｒｙ Ｍａｎａｇｅ＋ｍｅ
ｎｔ Ｕｎｉｔ）であり、キャッシュメモリ１０２．１
０３の読出し、書込みの制御やヒツト判定の制御などを
行う。
ｎｔ Ｕｎｉｔ）であり、キャッシュメモリ１０２．１
０３の読出し、書込みの制御やヒツト判定の制御などを
行う。
１０５は命令制御部であり、命令キャッシュ１０２から
命令をフェッチし、デコードして各種の演算制御信号を
出力する。
命令をフェッチし、デコードして各種の演算制御信号を
出力する。
また、ＭＭＵ１０４に対して命令フェッチ用の７ドレス
１３１、オペランドフェッチ用のアドレス１３２を出力
する。
１３１、オペランドフェッチ用のアドレス１３２を出力
する。
１０７は演算部であり、算術演算、論理演算。
シフト演算などを行う。
１０６はレジスタファイルであり、一連の演算の途中の
結果などのテンポラリデータが格納される。
結果などのテンポラリデータが格納される。
ここで、バス制御部１０１にはパススヌープ回路１０１
−１が含まれている。これはアドレスバス１１１とコン
トロールバス１１３を常時監視しており、他のバスマス
タが主メモリに対して書込みを実行したとき、もし、同
じアドレスのデータが内部にキャシングされていれば、
それを無効とするための信号を生成する。このためには
アドレスバス１１１のデータと内部キャッシングアドレ
スとの一致を検出するための越冬ビット一致論理回路が
必要である。
−１が含まれている。これはアドレスバス１１１とコン
トロールバス１１３を常時監視しており、他のバスマス
タが主メモリに対して書込みを実行したとき、もし、同
じアドレスのデータが内部にキャシングされていれば、
それを無効とするための信号を生成する。このためには
アドレスバス１１１のデータと内部キャッシングアドレ
スとの一致を検出するための越冬ビット一致論理回路が
必要である。
例えば３２ｂｉｔの比較器を従来のＣＭＯＳゲート回路
で構成すると入力から出方まで５〜６段の論理回路が必
要であり、約５ｏケの論理ゲートを必要とする。将来、
バス幅が６４ビットに拡張されるとさらに１〜２段の論
理回路が付加され、約１００ゲートの論理回路が必要に
なる。
で構成すると入力から出方まで５〜６段の論理回路が必
要であり、約５ｏケの論理ゲートを必要とする。将来、
バス幅が６４ビットに拡張されるとさらに１〜２段の論
理回路が付加され、約１００ゲートの論理回路が必要に
なる。
このような、多段論理回路は入力から出力までのバスデ
イレイが大きくなるため、将来の高速バス（例えば１０
０ＭＨｚ以上）には対応できないという問題がある。
イレイが大きくなるため、将来の高速バス（例えば１０
０ＭＨｚ以上）には対応できないという問題がある。
本発明のパススヌープ回路１０１−１は上記の多ビット
データの比較を後述のように実質的に１段の論理回路で
実現できるため、将来の１００ＭＨｚを越えるバスの転
送レイトにも十分対応できる高速性を有しており、しか
も少ない論理ゲート数で実現できる。
データの比較を後述のように実質的に１段の論理回路で
実現できるため、将来の１００ＭＨｚを越えるバスの転
送レイトにも十分対応できる高速性を有しており、しか
も少ない論理ゲート数で実現できる。
次に、命令キャッシュ１０２とデータキャッシュ１０３
には越冬入力複合論理回路１０２−１゜１０３−１が含
まれている。具体的には超多ビットのコンパレータとパ
リティチエッカ−である。
には越冬入力複合論理回路１０２−１゜１０３−１が含
まれている。具体的には超多ビットのコンパレータとパ
リティチエッカ−である。
多ビットコンパレータは論理アドレスとキャッシュ内の
ＴＡＧアドレスとの比較やアクセス権のチエツクなどに
複数個使用される。このコンパレータには前述と同様の
実質的に１段の論理回路で実現した多ビットコンビレー
タが使用される。
ＴＡＧアドレスとの比較やアクセス権のチエツクなどに
複数個使用される。このコンパレータには前述と同様の
実質的に１段の論理回路で実現した多ビットコンビレー
タが使用される。
パリティチエッカ−はメモリの読出しデータの信頼性を
高めるために必要であり、例えば、８バイト並列読出し
のキャッシュメモリでは、ノベイト単位のパリティビッ
トを含めて７２ビットのデータに対するパリティチエツ
クが必要である。
高めるために必要であり、例えば、８バイト並列読出し
のキャッシュメモリでは、ノベイト単位のパリティビッ
トを含めて７２ビットのデータに対するパリティチエツ
クが必要である。
これを従来のＣＭＯＳゲート回路の組合せで構成すると
入力から出力までの６〜７段の論理ゲートが必要であり
、約７０ケの論理ゲートを必要とする。
入力から出力までの６〜７段の論理ゲートが必要であり
、約７０ケの論理ゲートを必要とする。
また、これらの論理ゲート相互間を接続する配線の数も
多くなる。
多くなる。
パリティチエツクはキャッシュメモリの読出しサイクル
タイムと同じかそれ以上の速さで判定結果を出さなけれ
ばならないので、上記のような多段論理回路ではマシン
サイクル数ｎｓの将来の超高性能マイクロプロセッサに
は対応できなくなるという問題がある。
タイムと同じかそれ以上の速さで判定結果を出さなけれ
ばならないので、上記のような多段論理回路ではマシン
サイクル数ｎｓの将来の超高性能マイクロプロセッサに
は対応できなくなるという問題がある。
本発明のパリティチエツク回路は上記のような超多ビッ
トデータのパリティチエツクを後述のように実質的に２
段の論理回路で実現できるため、マシンサイクル数ｎｓ
またはそれ以下の超高性能マイクロプロセッサに十分対
応できる高速性を有しており、しかも複雑な論理回路を
従来よりも少ない論理ゲート数で実現できる。
トデータのパリティチエツクを後述のように実質的に２
段の論理回路で実現できるため、マシンサイクル数ｎｓ
またはそれ以下の超高性能マイクロプロセッサに十分対
応できる高速性を有しており、しかも複雑な論理回路を
従来よりも少ない論理ゲート数で実現できる。
本実施例ではレジスタファイル１０６の中の１０６−１
にも上記パリティチエッカ−が使用されており、レジス
タファイルからの読出しデータに対応するパリティチエ
ツクが行われる。
にも上記パリティチエッカ−が使用されており、レジス
タファイルからの読出しデータに対応するパリティチエ
ツクが行われる。
命令制御１０５には例えば各種の状態信号やエラー信号
を収集し、その結果によって演算の流れを制御するため
に越冬入力のＯＲ回路を含む越冬入力複合論理回路１０
５−１が設けられている。
を収集し、その結果によって演算の流れを制御するため
に越冬入力のＯＲ回路を含む越冬入力複合論理回路１０
５−１が設けられている。
また、演算器１０７には演算入力データや演算結果デー
タのＡＬＬ“１” （又はＡＬＬ“０”）を検出するた
めに、越冬入力のＮＡＮＤ回路又はＮＯＲ回路を含む越
冬入力複合論理回路１０７−１が設けられている。
タのＡＬＬ“１” （又はＡＬＬ“０”）を検出するた
めに、越冬入力のＮＡＮＤ回路又はＮＯＲ回路を含む越
冬入力複合論理回路１０７−１が設けられている。
例えば３２ビットデータのＡＬＬ“１”検出を考えると
、従来の３人カゲートを用いて構成すると入力から出力
まで４段の論理回路が必要であり。
、従来の３人カゲートを用いて構成すると入力から出力
まで４段の論理回路が必要であり。
１７ケの論理ゲートを必要とする。
このような、多段論理回路は入力から出力までのバスデ
イレイが大きくなるため、その分だけ。
イレイが大きくなるため、その分だけ。
演算系のくり返しサイクルを長くしなければならないと
云う問題がある。また、仮にチエツク専用のパイプライ
ンステージを設けたとしてもマシンサイクル数ｒｌｓク
ラスの超高性能マイクロプロセッサには対応できないと
いう問題がある。
云う問題がある。また、仮にチエツク専用のパイプライ
ンステージを設けたとしてもマシンサイクル数ｒｌｓク
ラスの超高性能マイクロプロセッサには対応できないと
いう問題がある。
本発明の超多ビットＮＡＮＤ（又はＮ０Ｒ）ゲートは後
述のように実質的に１段の論理回路で実現できるため、
上記のような問題が解決され、マシンサイクル数ｎｓま
たはそれ以下の超高性能マイクロプロセッサに十分対応
できる高速性を有しており、しかも従来よりも少ない論
理ゲート数で実現できる。
述のように実質的に１段の論理回路で実現できるため、
上記のような問題が解決され、マシンサイクル数ｎｓま
たはそれ以下の超高性能マイクロプロセッサに十分対応
できる高速性を有しており、しかも従来よりも少ない論
理ゲート数で実現できる。
第２図に、本発明のパリティチエツク回路の実施例を示
す０図において、２０１−１〜２０１−ｎはバイトパリ
ティ検出回路であり、８ビットのデータと１ビットのパ
リティピットを入力してバイト単位のパリティ判定結果
を出力する。バイトパリティ検出回路２０１−１におい
て、２１１〜２１３は第３図に示すように、ＣＭ ＯＳ
回路で構成された３入力の奇数チエツク回路、２１４は
第３図と類似の構成の３入力偶数検出回路である。
す０図において、２０１−１〜２０１−ｎはバイトパリ
ティ検出回路であり、８ビットのデータと１ビットのパ
リティピットを入力してバイト単位のパリティ判定結果
を出力する。バイトパリティ検出回路２０１−１におい
て、２１１〜２１３は第３図に示すように、ＣＭ ＯＳ
回路で構成された３入力の奇数チエツク回路、２１４は
第３図と類似の構成の３入力偶数検出回路である。
また、２１５のコレクタが電源■３に、ベースが偶数検
出回路２１４に、エミッタが共通出力２２０に接続され
たＮ Ｐ Ｎ トランジスタ（以下。
出回路２１４に、エミッタが共通出力２２０に接続され
たＮ Ｐ Ｎ トランジスタ（以下。
ＮＰＮ）である。本実施例では９ビットの入力データの
“１”の個数が偶数のとき、パリティエラーとしてＮＰ
Ｎトランジスタを駆動して″１″レベルを出力し、奇数
のとき、ＮＰＮトランジスタは駆動されない。
“１”の個数が偶数のとき、パリティエラーとしてＮＰ
Ｎトランジスタを駆動して″１″レベルを出力し、奇数
のとき、ＮＰＮトランジスタは駆動されない。
ｎヶのバイトパリティ検出回路２０１−１〜２０１−ｎ
のそれぞれの出力は共通出力［２２０で接続されて導出
される。したがって、ｎバイトのデータのうち１つでも
パリティエラーのバイトが有れば共通出力線２２０には
“１″レベルが出力され、パリティエラーが無い場合、
出力線２２０は付勢されない。
のそれぞれの出力は共通出力［２２０で接続されて導出
される。したがって、ｎバイトのデータのうち１つでも
パリティエラーのバイトが有れば共通出力線２２０には
“１″レベルが出力され、パリティエラーが無い場合、
出力線２２０は付勢されない。
２３０は例えば、第４図に示すようなＭＯＳのカレント
ミラー回路によるプルダウン回路であり、共通出方線２
２０が付勢されないとき、共通出方線２２０を“ＯＩ＋
レベルにプルダウンするためのものである。
ミラー回路によるプルダウン回路であり、共通出方線２
２０が付勢されないとき、共通出方線２２０を“ＯＩ＋
レベルにプルダウンするためのものである。
２３１．２３２はパリティチエツクの結果を入力して所
定の処理を行うための論理回路であり、ＣＭＯＳ論理回
路、 ＢｉＣ’ｔＯ５論理回路、ＥＣＬ論理回路で構成
されている。
定の処理を行うための論理回路であり、ＣＭＯＳ論理回
路、 ＢｉＣ’ｔＯ５論理回路、ＥＣＬ論理回路で構成
されている。
第２図において、電ＭＶＩとｖ３の関係はＶ１≦■３で
あり、Ｖｌ＞Ｖ３は有り得ない。本発明）好マしい実施
例として、Ｖｌ、Ｖ：１Ｎｉ３．３Ｖ〜２．５ｖ前後の
低電圧であり、Ｖ２＝ＯＶである。また、Ｖｌ、Ｖ３を
ＯｖとするとＶ２＝−３，３Ｖ〜−２，５ｖ前後の低電
圧である。
あり、Ｖｌ＞Ｖ３は有り得ない。本発明）好マしい実施
例として、Ｖｌ、Ｖ：１Ｎｉ３．３Ｖ〜２．５ｖ前後の
低電圧であり、Ｖ２＝ＯＶである。また、Ｖｌ、Ｖ３を
ＯｖとするとＶ２＝−３，３Ｖ〜−２，５ｖ前後の低電
圧である。
なお、詳しくは後述するが、本発明の目的の１つである
超高速性能を現実のものとするためにはバイポーラトラ
ンジスタとＭＯＳ）−ランジスタのそれぞれがどんなも
のでも良いと云う訳にはいがない。
超高速性能を現実のものとするためにはバイポーラトラ
ンジスタとＭＯＳ）−ランジスタのそれぞれがどんなも
のでも良いと云う訳にはいがない。
たとえばＮＰＮは少なくともコレクタ抵抗が十分低くな
ければ、ターンオフのとき致命的に飽和状態に落人って
しまう。また、ＮＰＮのベース電流を供給するＰＭＯＳ
トランジスタ（以下ＰＭＯ５）はＮ Ｐ Ｎのオン動
作によってチャンネルコンダクタンスが変調（Ｍｏｄｕ
ｌａｔｉｏｎ）を受けるものであってはならない。
ければ、ターンオフのとき致命的に飽和状態に落人って
しまう。また、ＮＰＮのベース電流を供給するＰＭＯＳ
トランジスタ（以下ＰＭＯ５）はＮ Ｐ Ｎのオン動
作によってチャンネルコンダクタンスが変調（Ｍｏｄｕ
ｌａｔｉｏｎ）を受けるものであってはならない。
したがって、特開昭５２−２６１８１号の第６図及び篤
５図に開示された第１５図、第１６図のようにＭＯＳデ
バイスのサブストレイトをコレクタとして形成したＮ
Ｐ Ｎ トランジスタや、ＮＰＮトランジスタのコレク
タ領域をサブストレイトとして形成したＰＭＯＳ）−ラ
ンジスタなどを使用した場合。
５図に開示された第１５図、第１６図のようにＭＯＳデ
バイスのサブストレイトをコレクタとして形成したＮ
Ｐ Ｎ トランジスタや、ＮＰＮトランジスタのコレク
タ領域をサブストレイトとして形成したＰＭＯＳ）−ラ
ンジスタなどを使用した場合。
本発明の利点と効果を享受することは不可能である。
第１３図は従来の８バイトデータのパリティチエツク回
路を示している。図において、１３０１〜１３０８は第
１４図に示すバイトパリティ検出回路であり、４段のＦ
ＯＲゲートで構成される。
路を示している。図において、１３０１〜１３０８は第
１４図に示すバイトパリティ検出回路であり、４段のＦ
ＯＲゲートで構成される。
また、１３１１．１３１２は４人カＮＯＲゲート。
１４００は２入力Ｎ Ａ Ｎ Ｄゲートである。このよ
うに、従来の論理回路では入力から出方まで６段の論理
回路が必要であり、６７ケものゲート回路が必要になる
。
うに、従来の論理回路では入力から出方まで６段の論理
回路が必要であり、６７ケものゲート回路が必要になる
。
一方、本発明のパリティ検出回路は第２図に示すように
、実質的に２段の論理回路で構成でき、３２ケのゲート
回路で構成できる。
、実質的に２段の論理回路で構成でき、３２ケのゲート
回路で構成できる。
第３図は、第２図のパリティチエッカ−用に、発明した
３入力の奇／偶判定回路である５図において、Ａ、Ｂ、
Ｃは入力信号であり、Ｙは出力信号である。また、図中
、３０１〜３０４はインバータ、３１１−３１６はＰＭ
ＯＳとＮＨＯ２を並列接続したパススイッチである。
３入力の奇／偶判定回路である５図において、Ａ、Ｂ、
Ｃは入力信号であり、Ｙは出力信号である。また、図中
、３０１〜３０４はインバータ、３１１−３１６はＰＭ
ＯＳとＮＨＯ２を並列接続したパススイッチである。
本回路は２ｏケのトランジスタで構成されており最も遅
いパスは２ケのインバータのスイッチング時間と２ケの
パススイッチのスルー時間で決まる。ところで、インバ
ータはＣＭＯＳゲートの中で最も高速であり、パススイ
ッチのスルー時間はインバータの遅延時間の数分の１し
がないため高速な奇／偶判定が可能になる。
いパスは２ケのインバータのスイッチング時間と２ケの
パススイッチのスルー時間で決まる。ところで、インバ
ータはＣＭＯＳゲートの中で最も高速であり、パススイ
ッチのスルー時間はインバータの遅延時間の数分の１し
がないため高速な奇／偶判定が可能になる。
さらに、本発明の３入力奇／偶判定回路をバイトパリテ
ィ検出回路に採用すると、従来、第１３図、第１４図の
ように６段の論理段を必要としたものが、第２図に示す
ようにわずか２段の論理段数で実現できるため、回路の
高速化、小形化に極めて有効である。
ィ検出回路に採用すると、従来、第１３図、第１４図の
ように６段の論理段を必要としたものが、第２図に示す
ようにわずか２段の論理段数で実現できるため、回路の
高速化、小形化に極めて有効である。
第５図に本発明の多ビットコンパレータの実施例を示す
。図において、５０１−１〜５０１−ｎ。
。図において、５０１−１〜５０１−ｎ。
５０２−１〜５０２−ｍは１ビットのコンパレータであ
り、１ビット毎の比較結果を出力する。１ビットコンパ
レータ５０１−１において、５１１は第６図に示すよう
な２入力ＦＯＲ回路であり、５１２はコレクタが電源■
３１２、ベースがＥＯＲ回路５１１の出力に、エミッタ
が共通出力ＮｌＡ３２０に接続されたＮＰＮである。本
実施例では、ＥＯＲ回路の入力ａ １ ＋ ｂ ２が不
一致のとき、出力が（ｔ Ｉ Ｉ＋レベルになりＮＰＮ
）ランジスタ５１２を駆動して、共通出力１５２０に″
１ｎレベルを出力し、致のとき、ＮＰＮ５１２は駆動さ
れない。５０１−１〜５０１−ｎの夫々の出力は共通出
力線５２０で接続されて導出される。したがって、５０
１−１〜．５０１−ｎがすべて一致を検出した場合、共
通出力線５２０はＬＬ ＯＩ＋レベルになり、それ以外
の時はｒＬ Ｉ Ｉ＋レベルになる。
り、１ビット毎の比較結果を出力する。１ビットコンパ
レータ５０１−１において、５１１は第６図に示すよう
な２入力ＦＯＲ回路であり、５１２はコレクタが電源■
３１２、ベースがＥＯＲ回路５１１の出力に、エミッタ
が共通出力ＮｌＡ３２０に接続されたＮＰＮである。本
実施例では、ＥＯＲ回路の入力ａ １ ＋ ｂ ２が不
一致のとき、出力が（ｔ Ｉ Ｉ＋レベルになりＮＰＮ
）ランジスタ５１２を駆動して、共通出力１５２０に″
１ｎレベルを出力し、致のとき、ＮＰＮ５１２は駆動さ
れない。５０１−１〜５０１−ｎの夫々の出力は共通出
力線５２０で接続されて導出される。したがって、５０
１−１〜．５０１−ｎがすべて一致を検出した場合、共
通出力線５２０はＬＬ ＯＩ＋レベルになり、それ以外
の時はｒＬ Ｉ Ｉ＋レベルになる。
同様に、５０２−１−５０２−ｍがすべて一致を検出し
た場合、共通出力ｍ ５３０はＩＩ Ｏｎレベルになり
、それ以外は“１″レベルになる。
た場合、共通出力ｍ ５３０はＩＩ Ｏｎレベルになり
、それ以外は“１″レベルになる。
したがって、ＮＯＲゲート５４０の出力は（ｎ＋ ｍ
）ビットがすべて一致した場合″１″レベルを出力し、
それ以外はＩＩ Ｏ＋＋レベルを出力する。
）ビットがすべて一致した場合″１″レベルを出力し、
それ以外はＩＩ Ｏ＋＋レベルを出力する。
なお、本実施例では（ｎ＋ｍ）ビットの比較をｎビット
とｍビットにグループ分けして比較し、ＸＯＲゲート５
４ｏで集合する方法を示したが、グループ分けするかし
ないか、グループ分けする場合のグループ数の決め方な
どはデザインチョイスの１コであり、本発明の範囲を制
限するものではない。
とｍビットにグループ分けして比較し、ＸＯＲゲート５
４ｏで集合する方法を示したが、グループ分けするかし
ないか、グループ分けする場合のグループ数の決め方な
どはデザインチョイスの１コであり、本発明の範囲を制
限するものではない。
第７図に本発明の越冬ビットＮＡＮＤ回路の実施例を示
す。図において、７０１−１〜７０１−ｎは３入力のＮ
ＡＮＤからなる単位論理回路である。単位論理回路７１
１は第８図に示すようなＣＭＯＳ３入力ＮＡＮＤ回路で
あり、７１２はコレクタが電源■３、ベースが３入力Ｎ
ＡＮＤ７１１の出力に、エミッタが共通出力Ａ！７２０
に接続されたＮ Ｐ Ｎである。単位論理回路７０１−
１〜７０１−ｎの夫々の出力は配線で接続され、共通出
力線７２０に集合されている。また、夫々の単位論理回
路は３つの入力のすべてが“１″のとき、出力が“０″
になり、ＮＰＮを駆動せず、１つでもｔｔ Ｏｕの入力
があると、出力が“１″になり、Ｎ Ｐ Ｎを駆動して
共通出力線７２０に“１”レベルを出力する。
す。図において、７０１−１〜７０１−ｎは３入力のＮ
ＡＮＤからなる単位論理回路である。単位論理回路７１
１は第８図に示すようなＣＭＯＳ３入力ＮＡＮＤ回路で
あり、７１２はコレクタが電源■３、ベースが３入力Ｎ
ＡＮＤ７１１の出力に、エミッタが共通出力Ａ！７２０
に接続されたＮ Ｐ Ｎである。単位論理回路７０１−
１〜７０１−ｎの夫々の出力は配線で接続され、共通出
力線７２０に集合されている。また、夫々の単位論理回
路は３つの入力のすべてが“１″のとき、出力が“０″
になり、ＮＰＮを駆動せず、１つでもｔｔ Ｏｕの入力
があると、出力が“１″になり、Ｎ Ｐ Ｎを駆動して
共通出力線７２０に“１”レベルを出力する。
したがって、共通出力線７２０には（３Ｘｎ）入力のＮ
ＡＮＤゲートとしての出力が得られる。
ＡＮＤゲートとしての出力が得られる。
なお、７２５はプルダウン回路、７３０は（３Ｘｎ）入
力のＮＡＮＤの出力を利用する論理ゲートである。
力のＮＡＮＤの出力を利用する論理ゲートである。
本実施例では単位論理回路を３入力ＮＡＮＤゲートで示
したが、単位入力数をいくつにするかは単にデザインチ
ョイスの問題である。入力数を増やすとＮＰＮの数が少
なくなるメリットはあるが、４入力を越えるＣＭＯＳゲ
ートは速度の劣化やノイズマージンの低下が大きい事に
注意を払う必要がある。
したが、単位入力数をいくつにするかは単にデザインチ
ョイスの問題である。入力数を増やすとＮＰＮの数が少
なくなるメリットはあるが、４入力を越えるＣＭＯＳゲ
ートは速度の劣化やノイズマージンの低下が大きい事に
注意を払う必要がある。
第９図に本発明のｎ対１マルチプレクサの実施例を示す
。図において、９０１−１〜９０１−ｎは２入力ＮＯＲ
の単位論理回路である。単位論理回路９０１−１におい
て、９１１はＣＭＯＳ２入力ＮＯＲゲートであり、９１
２はコレクタが電源■３に、ベースが２入力Ｎ ＯＲゲ
ート９１１の出力に、エミッタが共通出力線９２０に接
続されたＮＰＮである。２入力Ｎ ＯＲゲート９１１の
一方の入力にはデータ信号、他方の入力には選択信号が
入力され、両方が“ＯＩＴレベルのときのみ出力がｒｔ
１ ｕになり、ＮＰＶ９１２を駆動する。単位論理回
路９０１−２〜９０１−ｎについても同様であり。
。図において、９０１−１〜９０１−ｎは２入力ＮＯＲ
の単位論理回路である。単位論理回路９０１−１におい
て、９１１はＣＭＯＳ２入力ＮＯＲゲートであり、９１
２はコレクタが電源■３に、ベースが２入力Ｎ ＯＲゲ
ート９１１の出力に、エミッタが共通出力線９２０に接
続されたＮＰＮである。２入力Ｎ ＯＲゲート９１１の
一方の入力にはデータ信号、他方の入力には選択信号が
入力され、両方が“ＯＩＴレベルのときのみ出力がｒｔ
１ ｕになり、ＮＰＶ９１２を駆動する。単位論理回
路９０１−２〜９０１−ｎについても同様であり。
それぞれの出力は配線で接続されて共通出力線９２０に
集約されているため、本回路はｎ対１のマルチプレクサ
として機能する。
集約されているため、本回路はｎ対１のマルチプレクサ
として機能する。
なお、９２５はプルダウン回路、９３０はマルチプレク
サの出力を利用する論理ゲートである。
サの出力を利用する論理ゲートである。
第１０図は本発明を実施するにあたり、所望の効果を得
るために最低限必要なデバイス構造を説明するための補
助図である。
るために最低限必要なデバイス構造を説明するための補
助図である。
図において、１０１はＰＭＯ５，１０２は＼ＭＯ５，１
０３はＮＰＭである。また、１０４はコレクタ寄生抵抗
である。
０３はＮＰＭである。また、１０４はコレクタ寄生抵抗
である。
ここで、最も重要なことはコレクタ寄生抵抗１０４が妥
当な値の低抵抗で実現できることである。いま、Ｖ １
＝ Ｖ ３ テＰＭＯ５ＩＯＩがオンになった場合を
考える。このとき、〜ＰＮ１０３のベース電位はほぼｖ
ｌまで上昇する。一方、このときＮＰＮ１０３もオンし
、コレクタ電流ＩＣが流れる。その結果。
当な値の低抵抗で実現できることである。いま、Ｖ １
＝ Ｖ ３ テＰＭＯ５ＩＯＩがオンになった場合を
考える。このとき、〜ＰＮ１０３のベース電位はほぼｖ
ｌまで上昇する。一方、このときＮＰＮ１０３もオンし
、コレクタ電流ＩＣが流れる。その結果。
ＮＰＮ１０３のコレクタ電位ｖｃ１は
Ｖｃ＝Ｖ１−Ｉｃｒｃ＜Ｖｌ
となり、ＮＰＮ１０３が飽和動作に入る。このためスイ
ッチング速度が極端に遅くなると云う致命的な問題があ
る。エミッタフォロワ回路に数ｍＡのピーク電流を流す
ことは一般的であり、このため、コレクタ寄生抵抗が１
００Ωのオーダーを越えるものは事実上使用できないこ
とになる。
ッチング速度が極端に遅くなると云う致命的な問題があ
る。エミッタフォロワ回路に数ｍＡのピーク電流を流す
ことは一般的であり、このため、コレクタ寄生抵抗が１
００Ωのオーダーを越えるものは事実上使用できないこ
とになる。
次に１重量なことは、 ＰＭＯ３ＩＯＩのサブストレイ
トが〜ＰＮ１０３のコレクタ領域と分離して形成されて
いることである。仮に図示の点線で示すようにＮＰ１０
３のコレクタと共通電位になっていると、工。、ｒＣの
電圧降下に−より、ＰＭＯ５ＩＯＩのサブストレイト電
位が変調され、ＰＭＯ５ＩＯＩ に強い負帰還がかかる
ため、ＰＭＯ５１０１はＮＰＮ １０３に十分なベース
電流を供給できなくなる。
トが〜ＰＮ１０３のコレクタ領域と分離して形成されて
いることである。仮に図示の点線で示すようにＮＰ１０
３のコレクタと共通電位になっていると、工。、ｒＣの
電圧降下に−より、ＰＭＯ５ＩＯＩのサブストレイト電
位が変調され、ＰＭＯ５ＩＯＩ に強い負帰還がかかる
ため、ＰＭＯ５１０１はＮＰＮ １０３に十分なベース
電流を供給できなくなる。
以上のことから、ＣＭＯＳプロセスのサブストレイトを
コレクタとして形成したＮＰＮトランジスタや、バイポ
ーラプロセスのコレクタ領域をサブストレイトとして形
成したＰＭＯＳトランジスタを、使用したものは本発明
の利点と効果を享受することはできない。
コレクタとして形成したＮＰＮトランジスタや、バイポ
ーラプロセスのコレクタ領域をサブストレイトとして形
成したＰＭＯＳトランジスタを、使用したものは本発明
の利点と効果を享受することはできない。
第１１図は本発明に適用したデバイス断面構造を示す。
図において、１１００はＰ形すブストレイト、１１０１
．１１０２はＮ＋形埋込み層、１１０２．１１０３はＰ
形基板上に形成されたＮ形のＷＥＬＬである。Ｐ形基板
１１００はＰ＋拡散層１１２０を介して電流ｖ２に接続
されている。
．１１０２はＮ＋形埋込み層、１１０２．１１０３はＰ
形基板上に形成されたＮ形のＷＥＬＬである。Ｐ形基板
１１００はＰ＋拡散層１１２０を介して電流ｖ２に接続
されている。
ＰＭＯ５ＩＯＩはＮ形ＷＥＬＬ１１０２ニ形成されたＰ
＋拡散拡１１０５．１１０６をソースおよびドレイン、
１１０７をゲート電極として形成される。また、ＰＭＯ
５ＩＯＩの基板となるＮ形ＷＥＬＬ１１０２はＮ＋拡散
層１１０８を介して電源ｖ１に接続されている。
＋拡散拡１１０５．１１０６をソースおよびドレイン、
１１０７をゲート電極として形成される。また、ＰＭＯ
５ＩＯＩの基板となるＮ形ＷＥＬＬ１１０２はＮ＋拡散
層１１０８を介して電源ｖ１に接続されている。
ＮＭＯ５１１０２はＰ形基板１１００上にＮ＋拡散層１
１０８．１１０９をドレイン、およびソース、１１１０
をゲート電極として形成される。
１０８．１１０９をドレイン、およびソース、１１１０
をゲート電極として形成される。
ＮＰＮ１０３は、Ｎ形すＥＬＬ１１０３をコレクタＰ形
拡散層１１０４をベース、Ｎ＋拡散層１１１３をエミッ
タとして、形成され、ベース電極はＰ＋拡散層１１１２
を介して引き出されてＰＭＯ３ＩＯＩとＮＭＯ５１０２
の夫々のドレインに配線で接続されている。ＮＰＮ１０
３のコレクタはＮ＋埋込層１１０１を介して引き出され
、電源■３に配線で形成される。
拡散層１１０４をベース、Ｎ＋拡散層１１１３をエミッ
タとして、形成され、ベース電極はＰ＋拡散層１１１２
を介して引き出されてＰＭＯ３ＩＯＩとＮＭＯ５１０２
の夫々のドレインに配線で接続されている。ＮＰＮ１０
３のコレクタはＮ＋埋込層１１０１を介して引き出され
、電源■３に配線で形成される。
ここで、重要なことはＮＰＮ１０３のコレクタがチップ
の基板１１００とアイソレイトされていることと、Ｎ＋
判導体層１１０１を介してコレクタ電極が引き出される
ため、寄生コレクタ抵抗１０４を十分小さい値にできる
構造になっていることである。
の基板１１００とアイソレイトされていることと、Ｎ＋
判導体層１１０１を介してコレクタ電極が引き出される
ため、寄生コレクタ抵抗１０４を十分小さい値にできる
構造になっていることである。
次に、重要なことはＰＭＯ５ＩＯＬの基板であるＮ形１
ｄＥＬＬ１１０２がＮＰＮＩＯ３ノ＝Ｉ Ｌ／ フタ１
１０３とは独立の半導体領域に形成されているため、Ｎ
Ｐ Ｎ トランジスタのスイッチング動作による基板
電位の変調を受けないと云うことである。
ｄＥＬＬ１１０２がＮＰＮＩＯ３ノ＝Ｉ Ｌ／ フタ１
１０３とは独立の半導体領域に形成されているため、Ｎ
Ｐ Ｎ トランジスタのスイッチング動作による基板
電位の変調を受けないと云うことである。
第１２図は本発明による２２ｂｉｔコンパレータの特性
を計算機シミュレーションにより測定したものである。
を計算機シミュレーションにより測定したものである。
図中、Ａは遅延時間、Ｂは消費電力を示している。例え
ば、電源電圧が３．５ｖのとき、７ｍＷの消費電力で０
．９ｍｓ の、超高速性能が得られていることが分か
る。また、電源電圧が２．５ｖのとき、消費電力は５
ｍ Ｗ、遅延時間は１．０ｎＳ である。この結果から
、次世代の標準電源である３、３Ｖは勿論のこと、次々
世代の２．０〜２，５■においても、本発明の有効性が
発揮されることがわかる。
ば、電源電圧が３．５ｖのとき、７ｍＷの消費電力で０
．９ｍｓ の、超高速性能が得られていることが分か
る。また、電源電圧が２．５ｖのとき、消費電力は５
ｍ Ｗ、遅延時間は１．０ｎＳ である。この結果から
、次世代の標準電源である３、３Ｖは勿論のこと、次々
世代の２．０〜２，５■においても、本発明の有効性が
発揮されることがわかる。
なお、上記計算シミュレーションは、０．５μｍ Ｂｉ
Ｓ’４０５プロセスのデバイスモデルを使用し、プルダ
ウン電流を２ｍＡとして行なったものである。
Ｓ’４０５プロセスのデバイスモデルを使用し、プルダ
ウン電流を２ｍＡとして行なったものである。
なお、本発明の適用はマイクロプロセッサに限定される
ものではなく、種々の論理ＬＳＩやメモリＬＳＩに適用
しても大きな効果が得られる。
ものではなく、種々の論理ＬＳＩやメモリＬＳＩに適用
しても大きな効果が得られる。
以上、本発明を具体的な実施例に基づいて詳細に説明し
たが、本発明はこれらの実施例に限定されるべきではな
く、本発明の技術的範囲を逸脱されることなしに種々の
変形が可能である。
たが、本発明はこれらの実施例に限定されるべきではな
く、本発明の技術的範囲を逸脱されることなしに種々の
変形が可能である。
例えば、本発明の実施例に開示したＣＭＯＳ論理回路は
ＰＭＯ５とＮＭＯ５の数が等しい完全コンプリメンタリ
回路であるが、これに限定されるものではない。また、
バイポーラトランジスタはシングルエミッタ型を開示し
たが、マルチエミッタ型で実現できることも勿論である
。
ＰＭＯ５とＮＭＯ５の数が等しい完全コンプリメンタリ
回路であるが、これに限定されるものではない。また、
バイポーラトランジスタはシングルエミッタ型を開示し
たが、マルチエミッタ型で実現できることも勿論である
。
以上の説明で明らかなうように、本発明によると、マイ
クロプロセッサなどの動作に不可欠な越冬入力複合論理
回路を実質的に１段又は２段の少ない論理段数で実現で
きるため、超高速のマイクロプロセッサや各種ＬＳＩを
実現できる効果がある。
クロプロセッサなどの動作に不可欠な越冬入力複合論理
回路を実質的に１段又は２段の少ない論理段数で実現で
きるため、超高速のマイクロプロセッサや各種ＬＳＩを
実現できる効果がある。
第１図は本発明の実施例であるマイクロプロセッサ、第
２図は本発明の実施例であるｎバイトパリティチエッカ
−１第３図は本発明の実施例である３入力奇数／偶数判
定回路、第４図はプルダウン回路の一実施例を示す図、
第５図は本発明の実施例である（ｍ＋ｎ）ビットコンパ
レータ、第６＠はＥＯＲ回路の実施例を示す図、第７図
は本発明の実施例である３ｎ入力ＮＡＮＤ回路、第８図
はＣＭＯＳ３入力ＮＡＮＤ回路の実施例を示す図。 第９図は本発明の実施例であるｎ対１マルチプレクサ、
第１０図は本発明のデバイス構造を説明するための回路
、第１１図は本発明にかかるデバイス断面構造、第１２
図は本発明の性能シミュレーション結果を示す図、第１
３図は従来の８バイトパリティ検出回路、第１４図は従
来の１バイトパリティ検出回路、第１５図は従来のデバ
イス構造を説明するための回路、第１６図は従来のデバ
イス断面構造を示すものである。 １０１・・・バス制御、１０２・・・命令キャッシュ、
１０３−・・データキャッシュ、１０４−ＭＭＵ、１０
５・・・命令制御部、１０６・・・演算部、１０７・・
・レジスタファイル、２０１−１〜２０１−Ｎ・・・パ
リティ検出回路。 第２図 第 図 第 図 第 図 ６０１〜６０３ インバータ ６０４．６０５・・トランスファーゲート第 図 １〜９０１− ｎ −ＮＯＲゲート ９１１−ＣＭＯ３２人カＮＯＲゲート ９１２・・−ＮＰＮ ｌ−ランジスタ ９２５・プルダウン回路 ９３０・インバータ 第 図 電１電圧（Ｖ） 第 図 第 図 １４００ ・−・ １４０１〜１４０８ バイトパリティ回路 ・ＦＯＲゲート 第 図 し鵞 第 図
２図は本発明の実施例であるｎバイトパリティチエッカ
−１第３図は本発明の実施例である３入力奇数／偶数判
定回路、第４図はプルダウン回路の一実施例を示す図、
第５図は本発明の実施例である（ｍ＋ｎ）ビットコンパ
レータ、第６＠はＥＯＲ回路の実施例を示す図、第７図
は本発明の実施例である３ｎ入力ＮＡＮＤ回路、第８図
はＣＭＯＳ３入力ＮＡＮＤ回路の実施例を示す図。 第９図は本発明の実施例であるｎ対１マルチプレクサ、
第１０図は本発明のデバイス構造を説明するための回路
、第１１図は本発明にかかるデバイス断面構造、第１２
図は本発明の性能シミュレーション結果を示す図、第１
３図は従来の８バイトパリティ検出回路、第１４図は従
来の１バイトパリティ検出回路、第１５図は従来のデバ
イス構造を説明するための回路、第１６図は従来のデバ
イス断面構造を示すものである。 １０１・・・バス制御、１０２・・・命令キャッシュ、
１０３−・・データキャッシュ、１０４−ＭＭＵ、１０
５・・・命令制御部、１０６・・・演算部、１０７・・
・レジスタファイル、２０１−１〜２０１−Ｎ・・・パ
リティ検出回路。 第２図 第 図 第 図 第 図 ６０１〜６０３ インバータ ６０４．６０５・・トランスファーゲート第 図 １〜９０１− ｎ −ＮＯＲゲート ９１１−ＣＭＯ３２人カＮＯＲゲート ９１２・・−ＮＰＮ ｌ−ランジスタ ９２５・プルダウン回路 ９３０・インバータ 第 図 電１電圧（Ｖ） 第 図 第 図 １４００ ・−・ １４０１〜１４０８ バイトパリティ回路 ・ＦＯＲゲート 第 図 し鵞 第 図
Claims (1)
- 【特許請求の範囲】 １、バス制御部、メモリ管理部、命令制御部、演算部、
レジスタファイル部、キャッシュメモリ部を備えたマイ
クロプロセッサにおいて、前記各部の少なくとも１つに
、ＣＭＯＳトランジスタを論理部とし、コレクタが電源
に、ベースが前記ＣＭＯＳ論理部の出力に、エミッタが
出力に接続されるバイポーラトランジスタを出力部とす
る単位論理回路を複数個設け、その単位論理回路の出力
同士を接続すると共に、その接続部と基準電位間にプル
ダウン手段を設け、前記接続部から複数の入力信号に対
する論理出力を出力する複合論理回路を含むことを特徴
とするマイクロプロセッサ。 ２、請求項１のマイクロプロセッサは３．３Ｖもしくは
それ以下の電源電圧で動作することを特徴とするマイク
ロプロセッサ。 ３、請求項１又は請求項２において、論理部を構成する
ＣＭＯＳトランジスタのうち、ＰＭＯＳトランジスタの
サブストレイトは出力部を構成するＮＰＮトランジスタ
のコレクタ領域とは異なる半導体領域で形成されている
ことを特徴とするマイクロプロセッサ。 ４、請求項１又は請求項２において、複合論理回路のＮ
ＰＮトランジスタは、そのコレクタ領域が半導体チップ
のサブストレートと独立の半導体領域に形成されている
ことを特徴とするマイクロプロセッサ。 ５、Ｍケ（Ｍ≧１）の入力信号を受けて１ケの出力を生
成するＣＭＯＳ論理回路と、コレクタが電源に、ベース
がＣＭＯＳ論理回路の出力にエミッタが出力に接続され
るバイポーラトランジスタとからなる単位論理回路をＮ
ケ（Ｎ≧２）設け、それらの出力同士を接続すると共に
、その接続部と基準電位間に少なくとも１ケのプルダウ
ン手段を設け、その接続部からＭ×Ｎケの入力信号に応
答した論理出力を取り出すことを特徴とする複合論理回
路。 ６、請求項５において、その出力をＣＭＯＳ論理回路、
またはＢｉＣＭＯＳ論理回路、またはＥＣＬ論理回路の
入力に接続したことを特徴とする複合論理回路。 ７、複数の信号を入力してバイト単位の奇、偶判定を行
うＣＭＯＳ論理回路と、コレクタが電源に、ベースがＣ
ＭＯＳ論理回路の出力に、エミッタが出力に接続される
バイポーラトランジスタとからなることを特徴とするバ
イトパリテイ判定回路。 ８、ＣＭＯＳで構成される３入力の奇数判定回路と偶数
判定回路の２段論理で構成されることを特徴とするバイ
トパリテイ判定回路。 ９、請求項８のバイトパリテイ判定回路に、コレクタが
電源に、ベースがバイトパリテイ判定回路の出力に、エ
ミッタが出力に接続されるバイポーラトランジスタを付
加したことを特徴とするバイトパリテイ判定回路。 １０、請求項７又は請求項９のバイトパリテイ判定回路
をＭケ（Ｍ≧２）設け、それらの出力同士を接続すると
ともに、その接続部に少なくとも１ケのプルダウン手段
を設け、その接続部を出力としてＭバイトデータのパリ
テイ判定を行なうことを特徴とするバイトパリテイ判定
回路。 １１、請求項７又は請求項１０のバイトパリテイ判定回
路を含むことを特徴とする半導体記憶装置。 １２、請求項７又は請求項１０のバイトパリテイ判定回
路を含むことを特徴とするレジスタファイル装置。 １３、２組のデータのビット単位の比較を行うＣＭＯＳ
論理回路と、コレクタが電源に、ベースがＣＭＯＳ論理
回路の出力に、エミッタが出力に接続されるバイポーラ
トランジスタとからなる１ビットの比較論理回路をＭケ
（Ｍ≧２）設け、それらの出力同士を接続するとともに
、その接続部と基準電位間に少なくとも１ケのプルダウ
ン手段を設け、その接続部を出力とするＭビットデータ
の比較を行なうことを特徴とする比較回路。 １４、一方の入力にメモリの読出し出力が接続され、他
方の入力に所定の比較データが入力される請求項１３の
比較回路を少なくとも１つ含む半導体記憶装置。 １５、オンチップキャッシュとバス監視装置を含むマイ
クロプロセッサにおいて、一方の入口にバスのアドレス
情報が入力され、他方の入口にキヤッシングされたアド
レスが入力される請求項１３の比較回路を少なくとも１
つ含むバス監視装置を含むことを特徴とするマイクロプ
ロセッサ。 １６、Ｍ入力（Ｍ≧１）のＣＭＯＳＮＡＮＤゲートとコ
レクタが電源にベースがＣＭＯＳＮＡＮＤゲートの出力
にエミッタが出口に接続される単位論理回路をＮケ（Ｍ
≧２）設け、それらの出力同士を接続するとともに、そ
の接続部と基準電位間に少なくとも１ケのプルダウン手
段を設け、その接続部を出力とすることを特徴とする（
Ｍ×Ｎ）ビット入力のＮＡＮＤ回路。 １７、Ｍ入力（Ｍ≧２）のＣＭＯＳＮＡＮＤゲート又は
ＮＯＲゲートとコレクタが電源にベースがＣＭＯＳゲー
トの出力にエミッタが出力に接続される単位論理回路を
Ｎケ（Ｎ≧２）設け、それらの出力同士を接続するとと
もに、その接続部と基準電位間に少なくとも１ケのプル
ダウン手段を設け、その接続部を出力とすることを特徴
とするＮ対１のセレクタ回路。 １８、ソースが第１の電源に、ゲートが入力に、ドレイ
ンがＮＰＮトランジスタのベースに接続されるＰＭＯＳ
トランジスタと、ドレインがＮＰＮトランジスタのベー
スに、ゲートが入力に、ソースが第２の電源に接続され
るＮＭＯＳトランジスタを含むＣＭＯＳ論理回路とコレ
クタが第３の電源に、ベースがＣＭＯＳ論理回路の出力
に、エミッタが出力に接続されるＮＰＮトランジスタと
からなることを特徴とする複合論理回路。 １９、請求項１８において、ＣＭＯＳ論理回路を構成す
るＰＭＯＳトランジスタの基板（サブストレイト）はＮ
ＰＮトランジスタのコレクタとは異なる半導体領域で形
成されていることを特徴とする複合論理回路。 ２０、請求項１８又は請求項１９において、第１の電源
電圧と第３の電源電圧が実質的に同電位であることを特
徴とする複合論理回路。 ２１、請求項１８又は請求項１９において、第１の電源
電圧が第３の電源電圧より低いことを特徴とする複合論
理回路。 ２２、請求項１８〜請求項２１の１つにおいて、出力部
と基準電位間に少なくとも１ケのプルダウン手段を有す
ることを特徴とする複合論理回路。
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