JPH04112571A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH04112571A JPH04112571A JP2231532A JP23153290A JPH04112571A JP H04112571 A JPH04112571 A JP H04112571A JP 2231532 A JP2231532 A JP 2231532A JP 23153290 A JP23153290 A JP 23153290A JP H04112571 A JPH04112571 A JP H04112571A
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- JP
- Japan
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- wiring
- wirings
- mask rom
- film
- memory
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大容量メモリに用いて好適なマスクＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関する。
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関する。
本発明は、マスクＲＯＭにおいて、第１層目の導体膜か
ら成る第１の配線が半導体基板上に形成され、第２層目
の導体膜から成る第２の配線が第１の配線と交差して形
成され、第３層目の導体膜から成る第３の配線が第２の
配線間に形成されている。これによって、集積密度が極
めて高いマスクＲＯＭを実現することができる。
ら成る第１の配線が半導体基板上に形成され、第２層目
の導体膜から成る第２の配線が第１の配線と交差して形
成され、第３層目の導体膜から成る第３の配線が第２の
配線間に形成されている。これによって、集積密度が極
めて高いマスクＲＯＭを実現することができる。
マスクＲＯＭはその製造工程においてプログラム（デー
タの書き込み）を行うＲＯＭである。このマスクＲＯＭ
のうち高集積化に適したものとして、メモリトランジス
タを直列に接続した構成を有するＮＡＮＤ型マスクＲＯ
Ｍがある。
タの書き込み）を行うＲＯＭである。このマスクＲＯＭ
のうち高集積化に適したものとして、メモリトランジス
タを直列に接続した構成を有するＮＡＮＤ型マスクＲＯ
Ｍがある。
第６図は従来のＮＡＮＤ型マスクＲＯＭの例を示す。第
６図に示すように、この従来のＮＡＮＤ型マスクＲＯＭ
においては、図示省略した例えばｐＦＪのシリコン（Ｓ
ｉ ）基板の表面にＬＯＣＯ３法により選択的に形成さ
れたフィールド酸化膜りにより素子間分離が行われてい
る。このフィールド酸化膜りで囲まれた活性領域の表面
にはゲート絶縁膜（図示せず）が形成されている。Ｗ１
〜Ｗ３はワード線を示す。フィールド酸化膜りで囲まれ
た活性領域中には、これらのワード線Ｗ１〜Ｗ３に対し
て自己整合的に例えばｎ゛型の半導体領域（図示せず）
が形成されている。そして、各ワード線Ｗ１〜Ｗ３とそ
の両側に形成されたｎ゛型の半導体領域とによりＭＯＳ
）ランジスタが形成され、このＭＯＳ）ランジスタがメ
モリトランジスタとなる。一方、ＢＬはアルミニウム（
ＡＩ）から成るピント線を示す。Ｃはこのビット線ＢＬ
をｎ。
６図に示すように、この従来のＮＡＮＤ型マスクＲＯＭ
においては、図示省略した例えばｐＦＪのシリコン（Ｓ
ｉ ）基板の表面にＬＯＣＯ３法により選択的に形成さ
れたフィールド酸化膜りにより素子間分離が行われてい
る。このフィールド酸化膜りで囲まれた活性領域の表面
にはゲート絶縁膜（図示せず）が形成されている。Ｗ１
〜Ｗ３はワード線を示す。フィールド酸化膜りで囲まれ
た活性領域中には、これらのワード線Ｗ１〜Ｗ３に対し
て自己整合的に例えばｎ゛型の半導体領域（図示せず）
が形成されている。そして、各ワード線Ｗ１〜Ｗ３とそ
の両側に形成されたｎ゛型の半導体領域とによりＭＯＳ
）ランジスタが形成され、このＭＯＳ）ランジスタがメ
モリトランジスタとなる。一方、ＢＬはアルミニウム（
ＡＩ）から成るピント線を示す。Ｃはこのビット線ＢＬ
をｎ。
型の半導体領域にコンタクトさせるためのコンタクトホ
ールを示す。
ールを示す。
上述の従来のＮＡＮＤ型マスクＲＯＭにおいては、フィ
ールド酸化膜りによりメモリトランジスタの分離を行っ
ていることから、メモリセルの形成領域として使用する
ことができる面積はその分だけ減少することになり、メ
モリセルの高集積密度化を図る上で好ましくなかった。
ールド酸化膜りによりメモリトランジスタの分離を行っ
ていることから、メモリセルの形成領域として使用する
ことができる面積はその分だけ減少することになり、メ
モリセルの高集積密度化を図る上で好ましくなかった。
従って、本発明の目的は、集積密度が極めて高いマスク
ＲＯＭを実現することができるマスクＲＯＭを提供する
ことにある。
ＲＯＭを実現することができるマスクＲＯＭを提供する
ことにある。
上記目的を達成するために、本発明は、マスクＲＯＭに
おいて、第１層目の導体膜から成る第１の配線（Ｆｌ〜
Ｆ３）が半導体基板（１）上に形成され、第２層目の導
体膜から成る第２の配線（３１〜３３）が第１の配線（
Ｆｌ〜Ｆ３）と交差して形成され、第３層目の導体膜か
ら成る第３の配線（Ｔｌ〜Ｔ３）が第３の配線（Ｓｌ−
Ｓ３）間に形成されている。
おいて、第１層目の導体膜から成る第１の配線（Ｆｌ〜
Ｆ３）が半導体基板（１）上に形成され、第２層目の導
体膜から成る第２の配線（３１〜３３）が第１の配線（
Ｆｌ〜Ｆ３）と交差して形成され、第３層目の導体膜か
ら成る第３の配線（Ｔｌ〜Ｔ３）が第３の配線（Ｓｌ−
Ｓ３）間に形成されている。
上述のように構成された本発明のマスクＲＯＭによれば
、第１の配線（Ｆｌ〜Ｆ３）と第２の配線（Ｓｌ−Ｓ３
）との交点、第１の配線（Ｆｌ〜Ｆ３）と第３の配線（
Ｔｌ〜Ｔ３）との交点、第１の配線（Ｆｌ〜Ｆ３）間の
部分と第２の配線（Ｓｌ−Ｓ３）との交点及び第１の配
線（Ｆｌ〜Ｆ３）間の部分と第３の配線（Ｔｌ〜Ｔ３）
との交点にそれぞれメモリセルが形成される。これらの
メモリセルは、半導体基ｖｉ（１）上に隙間なく配置さ
れている。この場合、メモリセル間を分離するための分
離領域は不要であり、従ってメモリセル形成領域として
用いることができる面積はその分だけ増大することにな
る。これによって、極めて集積密度が高いマスクＲＯＭ
を実現することができる。
、第１の配線（Ｆｌ〜Ｆ３）と第２の配線（Ｓｌ−Ｓ３
）との交点、第１の配線（Ｆｌ〜Ｆ３）と第３の配線（
Ｔｌ〜Ｔ３）との交点、第１の配線（Ｆｌ〜Ｆ３）間の
部分と第２の配線（Ｓｌ−Ｓ３）との交点及び第１の配
線（Ｆｌ〜Ｆ３）間の部分と第３の配線（Ｔｌ〜Ｔ３）
との交点にそれぞれメモリセルが形成される。これらの
メモリセルは、半導体基ｖｉ（１）上に隙間なく配置さ
れている。この場合、メモリセル間を分離するための分
離領域は不要であり、従ってメモリセル形成領域として
用いることができる面積はその分だけ増大することにな
る。これによって、極めて集積密度が高いマスクＲＯＭ
を実現することができる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図〜第５図は本発明の一実施例によるマスクＲＯＭ
を示す、ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第１図の■−■線、■−■線、ＩＶ−ＩＶ線及び
ｖ−Ｖ線に沿っての断面図である。
を示す、ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第１図の■−■線、■−■線、ＩＶ−ＩＶ線及び
ｖ−Ｖ線に沿っての断面図である。
第１図〜第５図に示すように、この実施例によるマスク
ＲＯＭにおいては、例えばｐ型Ｓｉ基板１上に例えばＳ
ｉｎ、膜のようなゲート絶縁膜２が形成され、このゲー
ト絶縁膜２上に第１の配線Ｆｌ。
ＲＯＭにおいては、例えばｐ型Ｓｉ基板１上に例えばＳ
ｉｎ、膜のようなゲート絶縁膜２が形成され、このゲー
ト絶縁膜２上に第１の配線Ｆｌ。
Ｆ２．Ｆ３が互いに平行に形成されている。これらの配
線Ｆｌ、Ｆ２．Ｆ３は、例えばリン（Ｐ）のような不純
物がドープされた第１層目の多結晶Ｓｉ膜により形成さ
れる。
線Ｆｌ、Ｆ２．Ｆ３は、例えばリン（Ｐ）のような不純
物がドープされた第１層目の多結晶Ｓｉ膜により形成さ
れる。
これらの配線Ｆｌ、Ｆ２．Ｆ３と直交して第２の配線Ｓ
Ｌ、Ｓ２，３３が形成されている。これらの配線Ｓｌ、
３２．Ｓ３は、例えばＰのような不純物がドープされた
第２層目の多結晶Ｓｉ膜により形成される。ここで、こ
れらの配線３１．３２゜５３は、配線Ｆｌ、Ｆ２．Ｆ３
上に形成された例えばＳｉｎ、膜のような絶縁膜３によ
りこれらの配線Ｆｌ、Ｆ２．Ｆ３と絶縁されている。
Ｌ、Ｓ２，３３が形成されている。これらの配線Ｓｌ、
３２．Ｓ３は、例えばＰのような不純物がドープされた
第２層目の多結晶Ｓｉ膜により形成される。ここで、こ
れらの配線３１．３２゜５３は、配線Ｆｌ、Ｆ２．Ｆ３
上に形成された例えばＳｉｎ、膜のような絶縁膜３によ
りこれらの配線Ｆｌ、Ｆ２．Ｆ３と絶縁されている。
これらの配線Ｓｌ、Ｓ２，３３間には、配線Ｆ１、Ｆ２
．Ｆ３と直交して第３の配線ＴＩ、Ｔ２゜Ｔ３が形成さ
れている。これらの配線Ｔｌ、Ｔ２゜Ｔ３は、例えばＰ
のような不純物がドープされた第３層目の多結晶Ｓｉ膜
により形成される。ここで、これらの配線ＴＩ、Ｔ２．
Ｔ３は、配線３１．Ｓ２、Ｓ３上に形成された例えばＳ
ｉ０ｇ膜のような絶縁膜４によりこれらの配線３１．Ｓ
２．３３と絶縁されている。また、これらの配線ＴＩ、
Ｔ２゜Ｔ３は、配線Ｆｌ、Ｆ２．Ｆ３上に形成された絶
縁膜３によりこれらの配線Ｆｌ、Ｆ２．Ｆ３と絶縁され
ている。
．Ｆ３と直交して第３の配線ＴＩ、Ｔ２゜Ｔ３が形成さ
れている。これらの配線Ｔｌ、Ｔ２゜Ｔ３は、例えばＰ
のような不純物がドープされた第３層目の多結晶Ｓｉ膜
により形成される。ここで、これらの配線ＴＩ、Ｔ２．
Ｔ３は、配線３１．Ｓ２、Ｓ３上に形成された例えばＳ
ｉ０ｇ膜のような絶縁膜４によりこれらの配線３１．Ｓ
２．３３と絶縁されている。また、これらの配線ＴＩ、
Ｔ２゜Ｔ３は、配線Ｆｌ、Ｆ２．Ｆ３上に形成された絶
縁膜３によりこれらの配線Ｆｌ、Ｆ２．Ｆ３と絶縁され
ている。
この実施例によるマスクＲＯＭへのデータの書き込みは
、後述のようにイオン注入（チャネルドーピング）によ
りメモリトランジスタのしきい値電圧■いを制御するこ
とにより行われる。
、後述のようにイオン注入（チャネルドーピング）によ
りメモリトランジスタのしきい値電圧■いを制御するこ
とにより行われる。
次に、上述のように構成されたこの実施例によるマスク
ＲＯＭの製造方法について説明する。
ＲＯＭの製造方法について説明する。
第１図〜第５図に示すように、まずｐ型Ｓｉ基板１上に
熱酸化法によりゲート絶縁膜２を形成する。
熱酸化法によりゲート絶縁膜２を形成する。
次に、書き込むべきＲＯＭデータに応じた形状のレジス
トパターン（図示せず）をこのゲート絶縁膜２上にリソ
グラフィーにより形成した後、このレジストパターンを
マスクとしてメモリトランジスタの■い調節用のチャネ
ルドーピングを行い、ＲＯＭデータを書き込む。符号５
はこのようにしてゲート絶縁膜２との界面近傍のｐ型Ｓ
ｉ基板１中に形成されたＶい調節層を示す。この後、レ
ジストパターンを除去する。
トパターン（図示せず）をこのゲート絶縁膜２上にリソ
グラフィーにより形成した後、このレジストパターンを
マスクとしてメモリトランジスタの■い調節用のチャネ
ルドーピングを行い、ＲＯＭデータを書き込む。符号５
はこのようにしてゲート絶縁膜２との界面近傍のｐ型Ｓ
ｉ基板１中に形成されたＶい調節層を示す。この後、レ
ジストパターンを除去する。
次に、ＣＶＤ法により全面に第１層目の多結晶Ｓｉ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線Ｆｌ、Ｆ２゜Ｆ３を形成する。この後、熱
酸化法によりこれらの配線Ｆｌ、Ｆ２．Ｆ３上に絶縁膜
３を形成する。
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線Ｆｌ、Ｆ２゜Ｆ３を形成する。この後、熱
酸化法によりこれらの配線Ｆｌ、Ｆ２．Ｆ３上に絶縁膜
３を形成する。
次に、ＣＶＤ法により全面に第２層目の多結晶Ｓｉ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線ＳＬ、５２Ｓ３を形成する。この後、熱酸
化法によりこれらの配線Ｓｌ、Ｓ２，３Ｓ上に絶縁膜４
を形成する。
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線ＳＬ、５２Ｓ３を形成する。この後、熱酸
化法によりこれらの配線Ｓｌ、Ｓ２，３Ｓ上に絶縁膜４
を形成する。
次に、ＣＶＤ法により全面に第３層目の多結晶Ｓｉ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線ＴＩ、Ｔ２゜Ｔ３を形成する。これによっ
て、目的とするマスクＲＯＭが完成される。
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
熱拡散法やイオン注入法などによりドープして低抵抗化
した後、この多結晶Ｓｉ膜をエツチングによりパターニ
ングして配線ＴＩ、Ｔ２゜Ｔ３を形成する。これによっ
て、目的とするマスクＲＯＭが完成される。
次に、この実施例によるマスクＲＯＭのデータの読み出
し方法について説明する。
し方法について説明する。
まず、配線Ｆｌ、Ｆ２．Ｆ３と配線３１．Ｓ２゜Ｓ３と
の交点のメモリセルのデータを読み出す例として、配線
Ｆ２と配線Ｓ１との交点のメモリセルのデ、−夕を読み
出す場合について説明する。
の交点のメモリセルのデータを読み出す例として、配線
Ｆ２と配線Ｓ１との交点のメモリセルのデ、−夕を読み
出す場合について説明する。
この場合には、配線Ｆ２をワード線として用い、この配
線Ｆ２を接地電位と電源電圧ＶＥＩＤとの間の所定電位
とする。ここで、上述のチャネルドーピングによる■い
の調節により、■い調節層５が形成されていないメモリ
トランジスタはワード線としての配線Ｆ２が上述の所定
電位とされた時にオンし、Ｖｔｂ調節層５が形成された
メモリトランジスタはこの配線Ｆ２が電源電位■、とさ
れた時にオンするようになっているものとする。また、
この時には、配線Ｓ１と配線Ｆ２の両側の配線Ｆ１及び
Ｆ３とはいずれも電源電位■、とする。これら以外の配
線Ｓ２．Ｓ３．ＴＩ、Ｔ２．Ｔ３は全て接地電位とする
。すると、配線Ｆｌ、Ｆ３の下のメモリトランジスタ及
び配線Ｓ１をワード線とするメモリトランジスタは全て
オンすることになる。そこで、これらの配線Ｆ１．Ｆ３
の下側におけるゲート絶縁膜２との界面近傍のｐ型Ｓｔ
基板１中に形成されたチャネルをビット線として用い、
これらのビット線間の導通の有無を見ることにより、配
ｖＡＦ２と配置ａ３１との交点のメモリセルのデータを
読み出すことができる。
線Ｆ２を接地電位と電源電圧ＶＥＩＤとの間の所定電位
とする。ここで、上述のチャネルドーピングによる■い
の調節により、■い調節層５が形成されていないメモリ
トランジスタはワード線としての配線Ｆ２が上述の所定
電位とされた時にオンし、Ｖｔｂ調節層５が形成された
メモリトランジスタはこの配線Ｆ２が電源電位■、とさ
れた時にオンするようになっているものとする。また、
この時には、配線Ｓ１と配線Ｆ２の両側の配線Ｆ１及び
Ｆ３とはいずれも電源電位■、とする。これら以外の配
線Ｓ２．Ｓ３．ＴＩ、Ｔ２．Ｔ３は全て接地電位とする
。すると、配線Ｆｌ、Ｆ３の下のメモリトランジスタ及
び配線Ｓ１をワード線とするメモリトランジスタは全て
オンすることになる。そこで、これらの配線Ｆ１．Ｆ３
の下側におけるゲート絶縁膜２との界面近傍のｐ型Ｓｔ
基板１中に形成されたチャネルをビット線として用い、
これらのビット線間の導通の有無を見ることにより、配
ｖＡＦ２と配置ａ３１との交点のメモリセルのデータを
読み出すことができる。
次に、配線Ｆｌ、Ｆ２．Ｆ３間の部分と配線Ｓ１、Ｓ２
，３３との交点のメモリセルのデータを読み出す例とし
て、配線Ｆｌ、Ｆ２間にあり、配線Ｓ１をワード線とす
るメモリトランジスタのデータを読み出す場合について
説明する。
，３３との交点のメモリセルのデータを読み出す例とし
て、配線Ｆｌ、Ｆ２間にあり、配線Ｓ１をワード線とす
るメモリトランジスタのデータを読み出す場合について
説明する。
この場合には、配線Ｆｌ、Ｆ２を電源電位■。
とするとともに、配線Ｓ１を接地電位と電源電位ＶＩＩ
Ｄとの間の所定電位とし、配線Ｆｌ、Ｆ２の下側におけ
るゲート絶縁Ｍ２との界面近傍のｐ型Ｓｔ基板１中に形
成されたチャネルをビット線としてこれらのビット線間
の導通の有無を見ることによリ、このメモリセルのデー
タを読み出すことができる。
Ｄとの間の所定電位とし、配線Ｆｌ、Ｆ２の下側におけ
るゲート絶縁Ｍ２との界面近傍のｐ型Ｓｔ基板１中に形
成されたチャネルをビット線としてこれらのビット線間
の導通の有無を見ることによリ、このメモリセルのデー
タを読み出すことができる。
配線Ｆｌ、Ｆ２．Ｆ３間の部分と配線Ｔｌ、Ｔ２、Ｔ３
との交点のメモリセルのデータも上述と同様にして行う
ことができる。
との交点のメモリセルのデータも上述と同様にして行う
ことができる。
以上のように、この実施例によれば、配線Ｆｌ。
Ｆ２．Ｆ３と配線ＳＬ、Ｓ２．Ｓ３との交点、配線Ｆｌ
、Ｆ２．Ｆ３と配線Ｔｌ、Ｔ２．Ｔ３との交点、配線Ｆ
ｌ、Ｆ２．Ｆ３間の部分と配線３１゜３２、Ｓ３との交
点及び配線Ｆｌ、Ｆ２．Ｆ３間の部分と配線ＴＩ、Ｔ２
．Ｔ３との交点にそれぞれメモリセルが形成され、これ
らのメモリセルはｐ型Ｓｉ基板１上に隙間なく配置され
た構造となる。
、Ｆ２．Ｆ３と配線Ｔｌ、Ｔ２．Ｔ３との交点、配線Ｆ
ｌ、Ｆ２．Ｆ３間の部分と配線３１゜３２、Ｓ３との交
点及び配線Ｆｌ、Ｆ２．Ｆ３間の部分と配線ＴＩ、Ｔ２
．Ｔ３との交点にそれぞれメモリセルが形成され、これ
らのメモリセルはｐ型Ｓｉ基板１上に隙間なく配置され
た構造となる。
しかも、この場合にはメモリセル間の分離領域は不要で
あり、従ってメモリセル形成領域として用いることがで
きる面積はその分だけ増大する。これによって、メモリ
セルの集積密度を極めて高（することができ、従って超
高集積のマスクＲＯＭを実現することができる。このよ
うなマスクＲＯＭは、大容量メモリとして用いて好適な
ものである。
あり、従ってメモリセル形成領域として用いることがで
きる面積はその分だけ増大する。これによって、メモリ
セルの集積密度を極めて高（することができ、従って超
高集積のマスクＲＯＭを実現することができる。このよ
うなマスクＲＯＭは、大容量メモリとして用いて好適な
ものである。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、不純物がドープされ
た多結晶Ｓｉ膜により配線Ｆｌ、Ｆ２．Ｆ３、ＳＬ、Ｓ
２．Ｓ３．Ｔｌ、Ｔ２．Ｔ３を形成しているが、これら
の配線Ｆｌ、Ｆ２．Ｆ３．Ｓ１．３２，３３．Ｔｌ、Ｔ
２．Ｔ３は、例えばＰのような不純物がドープされた多
結晶Ｓｉ膜上に例えばタングステンシリサイド（ＷＳｉ
ｚ ）膜のような高融点金属シリサイド膜を重ねたポリ
サイド膜により形成することも可能である。
た多結晶Ｓｉ膜により配線Ｆｌ、Ｆ２．Ｆ３、ＳＬ、Ｓ
２．Ｓ３．Ｔｌ、Ｔ２．Ｔ３を形成しているが、これら
の配線Ｆｌ、Ｆ２．Ｆ３．Ｓ１．３２，３３．Ｔｌ、Ｔ
２．Ｔ３は、例えばＰのような不純物がドープされた多
結晶Ｓｉ膜上に例えばタングステンシリサイド（ＷＳｉ
ｚ ）膜のような高融点金属シリサイド膜を重ねたポリ
サイド膜により形成することも可能である。
なお、メモリセルの集積密度は下がるが、上述の第３の
配線ＴＩ、Ｔ２．Ｔ３を形成せず、第１の配線Ｆｌ、Ｆ
２．Ｆ３及び第２の配線３１．Ｓ２、Ｓ３だけを用いて
メモリセルを形成することも可能である。
配線ＴＩ、Ｔ２．Ｔ３を形成せず、第１の配線Ｆｌ、Ｆ
２．Ｆ３及び第２の配線３１．Ｓ２、Ｓ３だけを用いて
メモリセルを形成することも可能である。
本発明は、以上説明したように構成されているので、メ
モリセル間の分離領域が不要となり、従ってメモリセル
形成領域として用いることができる面積はその分だけ増
大する。これによって、集積密度が極めて高いマスクＲ
ＯＭを実現することができる。
モリセル間の分離領域が不要となり、従ってメモリセル
形成領域として用いることができる面積はその分だけ増
大する。これによって、集積密度が極めて高いマスクＲ
ＯＭを実現することができる。
第１図は本発明の一実施例によるマスクＲＯＭを示す平
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
の■−■線に沿っての断面図、第６図は従来のＮＡＮＤ
型マスクＲＯＭの例を示す平面図である。 図面における主要な符号の説明 １：ｐ型Ｓｔ基板、 ２：ゲート絶縁膜、 ３．４：絶縁膜、 Ｆｌ、Ｆ２．Ｆ３：第１の配線、 Ｓｌ、Ｓ２．Ｓ３：第２の配線、 ＴＩ、 Ｔ２． Ｔ３ ：第３の配線。
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
の■−■線に沿っての断面図、第６図は従来のＮＡＮＤ
型マスクＲＯＭの例を示す平面図である。 図面における主要な符号の説明 １：ｐ型Ｓｔ基板、 ２：ゲート絶縁膜、 ３．４：絶縁膜、 Ｆｌ、Ｆ２．Ｆ３：第１の配線、 Ｓｌ、Ｓ２．Ｓ３：第２の配線、 ＴＩ、 Ｔ２． Ｔ３ ：第３の配線。
Claims (1)
- 【特許請求の範囲】 第１層目の導体膜から成る第１の配線が半導体基板上に
形成され、 第２層目の導体膜から成る第２の配線が上記第１の配線
と交差して形成され、 第３層目の導体膜から成る第３の配線が上記第２の配線
間に形成されているマスクＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231532A JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231532A JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112571A true JPH04112571A (ja) | 1992-04-14 |
| JP3003184B2 JP3003184B2 (ja) | 2000-01-24 |
Family
ID=16924968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231532A Expired - Fee Related JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003184B2 (ja) |
-
1990
- 1990-08-31 JP JP2231532A patent/JP3003184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3003184B2 (ja) | 2000-01-24 |
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