JPH04112579A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はゲート酸化膜の膜厚を不均一にしたＭＯＳ型半
導体装置に関する。

［従来の技術］ 第７図は従来のＭＯＳ型半導体装置を示す断面図である
。所望の濃度の不純物をドープしたシリコン基板１上に
ゲート酸化膜１０がその膜厚を均一にして形成されてお
り、このゲート酸化膜１゜上にゲートポリシリコン膜７
が形成されている。

また、このゲートポリシリコン膜７及びゲート酸化膜１
０を所定の形状にパターニングした後、シリコン基板１
内の表面に不純物を均一に導入することにより、ゲート
ポリシリコン膜７の両側にソース拡散層８及びドレイン
拡散層９が略々均一の濃度で形成されている。

また、第８図に示すＬ　Ｄ　Ｄ　（Ｌｌｇｈｔｌｙ　Ｄ
ｏｐｅｄＤｒａｉｎ　）構造のＭＯＳ型半導体装置にお
いては、ゲート酸化膜７の側方にサイドウオールとなる
酸化膜１２が形成されている。そして、ソース拡散層８
及びドレイン拡散層９はサイドウオール酸化膜１２の直
下域における濃度がその他の部分における濃度よりも低
くなるように形成されている。

［発明が解決しようとする課題］ しかしながら、上述した従来の膜厚が均一なゲート酸化
膜を有するＭＯＳ型半導体装置においては、以下に示す
ような問題点がある。

先ず、第１に半導体装置が微細化され、ゲート酸化膜も
薄くなると、ゲートポリシリコン膜７のエツチング工程
におけるダメージ等がゲートポリシリコン膜の側部のゲ
ート酸化膜に残存し、歩留が著しく悪化する。

第２に、ゲート長も微細化されるに従い、ソース働ドレ
イン間に１０”Ｉ’／ｃπ以上の高電界が印加されるよ
うになると、電子の離脱現象が引き起こされ、その際に
発生する高エネルギを持った電子及び正孔がゲート酸化
膜に注入（ホットキャリア注入）されて捕獲される。こ
れにより、しきい値電圧Ｖｔｈ及び伝達特性Ｇｍ等のデ
バイス特性に経時変化が生じる。

そこで、従来、第８図に示すようなＬＤＤ構造にするこ
とにより、内部電界を緩和してホットキャリアの注入を
抑制している。しかし、ＬＤＤデバイス構造を採用して
も、ゲート長が更に一層微細化されると、そのホットキ
ャリア注入抑制効果が得られなくなり、電源電圧等を低
下させる等の対策を採らざるを得ない。しかし、電源電
圧を低下さることは、スイッチングスピードを低下させ
る要因にもなるし、周辺のＩＣ等との整合がとれなくな
り、システム自体を複雑にする。

第３に、ゲートポリシリコン膜とソース・ドレイン等と
の間のオーバーラツプ部分（第７図中、円Ａで囲む部分
）の容量がゲート酸化膜１０の薄膜化に従って増大し、
スイッチング速度が遅くなってしまう。

本発明はかかる問題点に鑑みてなされたものであって、
ゲートポリシリコン膜のエツチング工程におけるダメー
ジ等がゲート酸化膜に残存せず、製造歩留が高いと共に
、デバイス特性の経時変化が抑制されて信頼性が高く、
スイッチング速度が速くて高性能のＭＯ３型半導体装置
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＭＯ３型半導体装置は、ゲート酸化膜の膜
厚をソース及び／又はドレイン寄りの部分でゲート中央
部よりも厚くするか（請求項１）、又はゲート部直下の
電界強度がピークになる位置に整合する位置にてゲート
酸化膜の膜厚を他の部分より厚くする（請求項２）こと
により、ゲート酸化膜の膜厚を不均一に構成することを
特徴とする。

［作用コ 本発明においては、ゲートポリシリコン膜のエツチング
工程でダメージを受けやすいゲート酸化膜側部が中央部
よりも厚く形成されているので、ゲート酸化膜はこのダ
メージによる影響を受けにくい。

また、ゲート部直下の電界強化がピークになる位置に整
合する位置にてゲート酸化膜の膜厚を厚くすることによ
り、ホットキャリア注入がピークになる位置でのゲート
酸化膜の膜厚を厚くすることができる。このため、デバ
イス特性の経時変化を防止できる。

更に、ゲートポリシリコン膜とソース会ドレイン領域と
の間のオーバーラツプ部分のゲート酸化膜の厚さが厚い
ので、この部分の容量が小さくなり、スイッチング速度
を速くすることができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して具
体的に説明する。

第１図乃至第３図は夫々本発明の第１乃至第３の実施例
に係るＭＯＳ型半導体装置を示す断面図である。

第１図に示すＭＯＳ型半導体装置においては、シリコン
基板１の表面上にゲート酸化膜１０ａ及びゲートポリシ
リコン膜７ａが所定のパターンに成形されて積層形成さ
れている。そして、このゲートポリシリコン膜７ａに自
己整合的にソース拡散層８及びドレイン拡散層９がシリ
コン基板１の表面に形成されている。而して、このゲー
ト酸化膜１０ａはソース拡散層８及びドレイン拡散層９
寄りの部分であって、ソース拡散層８及びドレイン拡散
層９と重なる部分において、膜厚が他の部分よりも厚く
形成されている。

このように、ゲート酸化膜１０ａの側部を厚く形成する
ことにより、ゲートポリシリコン膜７ａのエッチグ時の
ダメージが、ゲート酸化膜１０ａに入りにくい。従って
、このＭＯＳ）ランジスタは製造歩留が高い。

一方、第２図に示すＭＯＳ型半導体装置は、ゲートポリ
シリコンｉ７ｂとドレイン拡散層９とが重なる部分で、
ゲート酸化膜１０ｂが他の部分よりも厚く形成されてい
る。このＭＯＳ）ランジスタも同様の効果を奏する。

また、第３図に示すＭＯＳ型半導体装置は、ゲートポリ
シリコン膜７ｃの直下域における電界強度がピークにな
る位置、即ちホットキャリア注入のピーク位置に整合す
るゲート酸化膜１０ｃの部分が他の部分よりも厚く形成
されている。

このように、ホットキャリア注入のピークになる位置の
近傍のゲート酸化膜を厚くすることにより、デバイス特
性の経時変化が抑制され、信頼性が高いＭＯＳトランジ
スタが得られる。

また、いずれのＭＯＳトランジスタも、ゲートポリシリ
コン膜７ａ１７ｂ１７ｃとソースドレイン部とのオーバ
ーラツプ部において、ゲート酸化膜１０　ａｌｌ　０　
ｂｓ　１０　ｃの膜厚が厚いので、その容量が小さい。

このためスイッチングスピードが速い。

第４図は本発明の第４の実施例に係るＭＯＳ型半導体装
置を示す断面図である。このＭＯＳ型半導体装置は、ゲ
ート酸化膜１０ｄがその中央部分Ｃで最も薄く、そのソ
ース拡散層８及びドレイン拡散層９側の端部Ａが中央部
分Ｃよりも厚く、更にソース拡散層８及びドレイン拡散
層９が相互に対向する側の境界部の直上部分Ｂで最も厚
くなるように形成されている。

次に、このように構成された第４図に示すＭＯＳ型半導
体装置の製造方法について説明する。

先ず、第５図（ａ）に示すように、所望の濃度をドープ
したシリコン基板１に熱酸化により　１５０人程度の第
１ゲート酸化膜２を被着する。続いて、シリコン窒化膜
３を５００人の厚さで成長させた後、フォトレジスト４
を塗布する。そして、光露光技術を用いてシリコン窒化
膜３を選択的に除去する。

次に、フォトレジスト４及びシリコン窒化膜３をマスク
にしてしきい値電圧（Ｖｔ）制御用のイオン注入を行う
。必要に応じてこの場合にパンチスルー防止用のピーク
が深いイオン注入を行ってもよい。

次に、第５図（ｂ）に示すように、フォトレジスト４及
びシリコン窒化膜３を除去した後、第２ゲート酸化膜５
を約５００人の厚さでＣＶＤ法により全面に成長させる
。

続いて、第５図（Ｃ）に示すように、第２ゲート酸化膜
５を異方性エツチングによ、リエッチングバックする。

このとき、酸化膜のエツチング速度に対し、シリコン基
板、シリコン窒化膜のエツチング速度が十分小さくなる
ようなエツチングガス、圧力、パワー等の条件を選択す
る必要がある。例えば、第５図（Ｃ）に示すようなサイ
ドウオール形杖の第２ゲート酸化膜５が一番厚いところ
で約３００人だけ残存するようにしてエツチングを行う
。

続イて、第５図（ｄ）に示すように、シリコン窒化膜を
除去した後、熱酸化により約１００人ゲート酸化膜６を
形成する。

続いて、第５図（ｅ）に示すようにゲートポリシリコン
膜７ｄを成長させた後、ゲートポリシリコン膜７ｄを選
択的に除去してバターニングし、イオン注入法により所
定の不純物をシリコン基板１の表面に導入した後、熱拡
散層により所望の深さまで拡散させることにより、ソー
ス拡散層８及びドレイン拡散層９を形成する。その後は
、周知の技術により絶縁膜を形成した後、配線工程を経
てＭＯＳ型半導体装置が完成する。

この製造方法によると、第４図のソース領域８とドレイ
ン領域９との近傍のゲート酸化膜Ａ部の膜厚は第１ゲー
ト酸化膜厚と第３ゲート酸化膜の膜厚との和になる。ま
た、ホットキャリア注入のピークとなるＢ部の膜厚は第
２ゲート酸化膜のエツチングバック後の膜厚と第３ゲー
ト酸化膜の膜厚との和になる。更に、ゲート中央部Ｃの
膜厚は第３ゲート酸化膜の膜厚で決まり、Ａ部、Ｂ部及
び０部の全ての部分の膜厚が制御可能である。

次に、本発明の他の実施例に係るＭＯＳ型半導体装置の
製造方法について説明する。

このＭＯＳ型半導体装置は、ドレイン近傍の部分のゲー
ト酸化膜の膜厚のみが他の部分のゲート酸化膜の膜厚よ
り厚いことを特徴とするものである。

第６図（ａ）乃至（ｄ）はこの製造方法を工程順に示す
断面図である。

先ず、第６図（ａ）に示すように、所望の濃度の不純物
をドープしたシリコン基板１にしきい値制御用のイオン
注入を行ったのち、全面に第１ゲート酸化膜２を３００
人の厚さで形成し、次にフォトレジスト４を光露光技術
を用いて厚いゲート酸化膜を形成すべきところに残存す
るように成形する。

次に、第６図（ｂ）に示すように、前記フォトレジスト
をマスクとして、第１ゲート酸化膜２の一部をエツチン
グし、続いてフォトレジスト４を除去する。

次に、第６図（Ｃ）に示すように、全面に第２ゲート酸
化膜５を１００人の厚さで形成したのち、ゲートポリシ
リコン膜７を成長させる。

そして、第６図（ｄ）に示すように、ゲートポリシリコ
ン膜７を所望のパターンにエラチンクシ、周知の技術を
用いてソース拡散層８及びドレイン拡散層９を形成する
。その後は、絶縁膜を形成した後、配線工程を経てＭＯ
Ｓ型半導体装置が完成する。

［発明の効果コ 以上説明したように、本発明はゲート酸化膜の膜厚をゲ
ート内の所定の部分で厚（なるようにしたから、以下に
示す効果を奏する。

第１に、ゲートポリシリコン膜側部のゲート酸化膜の膜
厚が中央部より厚いため、ゲートポリシリコン膜エツチ
ング時のダメージが、ゲートポリシリコン膜側部のゲー
ト酸化膜に入りにくい。従って、高歩留のＭＯＳ）ラン
ジスタが実現できる。

また、ホットキャリア注入のピークになる位置の近傍に
てゲート酸化膜を厚くすることにより、デバイス特性の
経時変化を防止でき、信頼性が高いＭＯＳ）ランジスタ
を実現できる。

更に、ゲートポリシリコンとソース壷ドレイン部のオー
バーラツプ部の容量を小さくできるので、スイッチング
スピードを速くすることができ、高性能のＭＯＳ）ラン
ジスタを実現できる。

【図面の簡単な説明】

第１図乃至第４図は夫々本発明の第１乃至第４の実施例
に係るＭＯＳ）ランジスタを示す断面図、第５図（ａ）
乃至（ｅ）はこの第４の実施例に係るＭＯＳ）ランジス
タの製造方法を工程順に示す断面図、第６図（ａ）乃至
（ｄ）は他の実施例に係るＭＯＳ）ランジスタの製造方
法を工程順に示す断面図、第７図及び第８図は従来のＭ
ＯＳ）ランジスタを示す断面図である。 １；シリコン基板、７ａ、７ｂ、７ｃ、７ｄ。 ７ｅ：ゲートポリシリコン膜、８；ソース拡散層、９ニ
ドレイン拡散層、１０　ａ＋　　１０　ｂ＋　　１０　
Ｃ＋１０ｄ、１０ｅ；ゲート酸化膜 第 図 第２図

Claims (2)

【特許請求の範囲】
1. （１）ゲート酸化膜の膜厚がソース及び／又はドレイン
   寄りの部分でゲート中央部よりも厚いことを特徴とする
   ＭＯＳ型半導体装置。
2. （２）ゲート部の直下域における電界強度がピークにな
   る位置に整合する位置にてゲート酸化膜の膜厚が他の部
   分より厚いことを特徴とするＭＯＳ型半導体装置。