JPH04113596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04113596A JPH04113596A JP2231515A JP23151590A JPH04113596A JP H04113596 A JPH04113596 A JP H04113596A JP 2231515 A JP2231515 A JP 2231515A JP 23151590 A JP23151590 A JP 23151590A JP H04113596 A JPH04113596 A JP H04113596A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
多大な電流がワード線からバッファトランジスタに流れ
ることを防止することができるとともに、メモリセルの
誤書き込みや書き込み不良を防止することができる半導
体記憶装置を提供することを目的とし、 複数本のワード線及びビット線と、該ワード線とビット
線の交差部に設けられアレイ状に配列されたセル部から
なるメモリセル部を有する半導体記憶装置であって、複
数のワード線毎に接続され、前記セル部に選択的に書き
込む時に選択されたワード線を所定の電位に引き下げる
複数のバッファトランジスタと、前記セル部に選択的に
書き込む時に選択されたビット線を介して書き込み電流
を前記セル部に供給する書き込み手段と、複数のワード
線毎に接続され、前記セル部に選択的に書き込む時に前
記選択されたビット線、セル部を介して前記選択された
ワード′線に流れる電流を吸収する複数の書き込み電流
吸収トランジスタと、該書き込み電流吸収トランジスタ
毎に設けられ、当該ワード線が所定の電位に引き下げら
れた場合に当該書き込み電流吸収トランジスタにベース
電流を印加する複数のベース電流供給手段を有し、前記
複数のベース電流供給手段は、共通の第１の負荷を介し
て第１の電源線に接続されていることを特徴とする。
ることを防止することができるとともに、メモリセルの
誤書き込みや書き込み不良を防止することができる半導
体記憶装置を提供することを目的とし、 複数本のワード線及びビット線と、該ワード線とビット
線の交差部に設けられアレイ状に配列されたセル部から
なるメモリセル部を有する半導体記憶装置であって、複
数のワード線毎に接続され、前記セル部に選択的に書き
込む時に選択されたワード線を所定の電位に引き下げる
複数のバッファトランジスタと、前記セル部に選択的に
書き込む時に選択されたビット線を介して書き込み電流
を前記セル部に供給する書き込み手段と、複数のワード
線毎に接続され、前記セル部に選択的に書き込む時に前
記選択されたビット線、セル部を介して前記選択された
ワード′線に流れる電流を吸収する複数の書き込み電流
吸収トランジスタと、該書き込み電流吸収トランジスタ
毎に設けられ、当該ワード線が所定の電位に引き下げら
れた場合に当該書き込み電流吸収トランジスタにベース
電流を印加する複数のベース電流供給手段を有し、前記
複数のベース電流供給手段は、共通の第１の負荷を介し
て第１の電源線に接続されていることを特徴とする。
本発明は、半導体記憶装置に関し、特にヒユーズ溶断型
やＰＮ接合短絡型のＦＲＯＭ装置に関する。
やＰＮ接合短絡型のＦＲＯＭ装置に関する。
一般に、ＦＲＯＭ装置としては、ヒユーズやＰＮ接合の
メモリセルに大電流を印加し、ヒユーズを溶断したり、
ＰＮ接合を破壊することにより情報を書き込むヒユーズ
溶断型やＰＮ接合短絡型のものが知られており、ユーザ
が自己の情報を１回に限り書き込むことができる。
メモリセルに大電流を印加し、ヒユーズを溶断したり、
ＰＮ接合を破壊することにより情報を書き込むヒユーズ
溶断型やＰＮ接合短絡型のものが知られており、ユーザ
が自己の情報を１回に限り書き込むことができる。
従来、この種の半導体記憶装置としては、特開昭６４−
７９９９７号公報に示すものが知られている。
７９９９７号公報に示すものが知られている。
この半導体記憶装置は、第５図に示すように、書き込み
時等にワード線８３を所定の定電位（例えばＯＶ）に設
定するためにワード線８３毎に設けられた複数のバッフ
ァトランジスタ８２を備えたワードドライバ８１を有す
る。したがって、入力アドレス信号に応じてバッファト
ランジスタ８２が選択的にオンになると、当該ワード線
８３が高電位から所定の定電位に引き下げられる。
時等にワード線８３を所定の定電位（例えばＯＶ）に設
定するためにワード線８３毎に設けられた複数のバッフ
ァトランジスタ８２を備えたワードドライバ８１を有す
る。したがって、入力アドレス信号に応じてバッファト
ランジスタ８２が選択的にオンになると、当該ワード線
８３が高電位から所定の定電位に引き下げられる。
この半導体記憶装置はまた、バッファトランジスタ８２
とは別にワード線８３毎に設けられた複数の書き込み電
流吸収トランジスタ８４と、当該書き込み電流吸収トラ
ンジスタ８４のベース電流を供給するためにワード線毎
に設けられた複数のベース電流供給手段８６を有する。
とは別にワード線８３毎に設けられた複数の書き込み電
流吸収トランジスタ８４と、当該書き込み電流吸収トラ
ンジスタ８４のベース電流を供給するためにワード線毎
に設けられた複数のベース電流供給手段８６を有する。
この書き込み電流吸収トランジスタ８４は、そのエミッ
タ面積がバッファトランジスタ８２のそれより太き（、
抵抗値が小さく形成されている。したかって、書き込み
時のワード線８３の電流が書き込み電流吸収トランジス
タ８４により吸収され、多大な電流がワード線８３から
バッファトランジスタ８２に流れることを防止すること
ができる。
タ面積がバッファトランジスタ８２のそれより太き（、
抵抗値が小さく形成されている。したかって、書き込み
時のワード線８３の電流が書き込み電流吸収トランジス
タ８４により吸収され、多大な電流がワード線８３から
バッファトランジスタ８２に流れることを防止すること
ができる。
このワード線８３毎のベース電流供給手段８６はそれぞ
れ、第６図に詳しく示すように、当該書き込み電流吸収
トランジスタ８４のベース電流を供給するためのプログ
ラム用電源ＰＶＣＥの負荷８７と、この負荷８７を介し
た電流を書き込み電流吸収トランジスタ８４のベースに
印加するためのＰＮＰ トランジスタ８８、ＮＰＮトラ
ンジスタ８９等より構成され、ＰＮＰ ）ランジスタ８
８とＮＰＮ ）ランジスタ８９がＳ ＣＲ（Ｓｉｌｉｃ
ｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）回
路を構成している。
れ、第６図に詳しく示すように、当該書き込み電流吸収
トランジスタ８４のベース電流を供給するためのプログ
ラム用電源ＰＶＣＥの負荷８７と、この負荷８７を介し
た電流を書き込み電流吸収トランジスタ８４のベースに
印加するためのＰＮＰ トランジスタ８８、ＮＰＮトラ
ンジスタ８９等より構成され、ＰＮＰ ）ランジスタ８
８とＮＰＮ ）ランジスタ８９がＳ ＣＲ（Ｓｉｌｉｃ
ｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）回
路を構成している。
しかしながら、上記従来の半導体記憶装置では、書き込
み時にＳＣＲ回路のプログラム用電源ＰＶＣＥがワード
線８３毎の負荷８７を介して供給されるので、書き込み
電流がビット線９０に印加されている場合に、非選択ワ
ード線８３にわずかなロウレベルのノイズが発生すると
、ＳＣＲ回路が動作し、したがって、非選択ワード線８
３が定常的にオンになり、メモリセル８５の誤書き込み
や書き込み不良が発生するという問題点がある。
み時にＳＣＲ回路のプログラム用電源ＰＶＣＥがワード
線８３毎の負荷８７を介して供給されるので、書き込み
電流がビット線９０に印加されている場合に、非選択ワ
ード線８３にわずかなロウレベルのノイズが発生すると
、ＳＣＲ回路が動作し、したがって、非選択ワード線８
３が定常的にオンになり、メモリセル８５の誤書き込み
や書き込み不良が発生するという問題点がある。
本発明は上記従来の問題点に鑑み、書き込み時のワード
線の電流を吸収することにより、多大な電流がワード線
からバッファトランジスタに流れることを防止すること
ができるとともに、非選択ワード線のレベルのマージン
を確保することにより、メモリセルの誤書き込みや書き
込み不良を防止することができる半導体記憶装置を提供
することを目的とする。
線の電流を吸収することにより、多大な電流がワード線
からバッファトランジスタに流れることを防止すること
ができるとともに、非選択ワード線のレベルのマージン
を確保することにより、メモリセルの誤書き込みや書き
込み不良を防止することができる半導体記憶装置を提供
することを目的とする。
本発明は上記目的を達成するために、その原理ブロック
図を第１図に示すように、複数のワード線１１〜ｌｌ１
１毎に設けられ、書き込み時に選択されたワード線１１
〜１ｍを所定の電位に設定する複数のバッファトランジ
スタ４１〜４Ｉ１１と、書き込み時に選択されたビット
線２１〜２ｎを介して書き込み電流をメモリセル３１〜
３ｍに印加する書き込み手段２０と、複数のワード線１
１〜ｌｌ１１毎に設けられ、書き込み時にワード線１１
〜１ｒｒｌの電流を吸収する複数の書き込み電流吸収ト
ランジスタ５１〜５ｍと、複数のワード線１１〜１ｍ毎
に設けられ、書き込み時にプログラム電源ＰＶＣＥが共
通の負荷６０を介して印加されるとともに、当該ワード
線１１〜１ｍが所定の電位に設定された場合に当該書き
込み電流吸収トランジスタ５１〜５ｍにベース電流を印
加するベース電流供給手段６１〜６ｍと、を備えたもの
である。
図を第１図に示すように、複数のワード線１１〜ｌｌ１
１毎に設けられ、書き込み時に選択されたワード線１１
〜１ｍを所定の電位に設定する複数のバッファトランジ
スタ４１〜４Ｉ１１と、書き込み時に選択されたビット
線２１〜２ｎを介して書き込み電流をメモリセル３１〜
３ｍに印加する書き込み手段２０と、複数のワード線１
１〜ｌｌ１１毎に設けられ、書き込み時にワード線１１
〜１ｒｒｌの電流を吸収する複数の書き込み電流吸収ト
ランジスタ５１〜５ｍと、複数のワード線１１〜１ｍ毎
に設けられ、書き込み時にプログラム電源ＰＶＣＥが共
通の負荷６０を介して印加されるとともに、当該ワード
線１１〜１ｍが所定の電位に設定された場合に当該書き
込み電流吸収トランジスタ５１〜５ｍにベース電流を印
加するベース電流供給手段６１〜６ｍと、を備えたもの
である。
本発明は上記構成により、１本のワード線が選択される
と負荷に電流が流れ、共通の負荷６０と各ベース電流供
給手段６１〜６ｍの接続点の電位が引き下げられるので
、非選択ワード線にわずかなロウレベルのノイズが発生
しても書き込み電流吸収トランジスタ５１〜５Ｉ１１が
ワード線１１〜１１１の電流を吸収しない。
と負荷に電流が流れ、共通の負荷６０と各ベース電流供
給手段６１〜６ｍの接続点の電位が引き下げられるので
、非選択ワード線にわずかなロウレベルのノイズが発生
しても書き込み電流吸収トランジスタ５１〜５Ｉ１１が
ワード線１１〜１１１の電流を吸収しない。
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係る半導体記憶装置の一実施例を示す原理
ブロック図である。
は、本発明に係る半導体記憶装置の一実施例を示す原理
ブロック図である。
第１図において、複数のワード線１１〜１ｍとビット線
２１〜２ｎの交点部にはメモリセル３１〜３ｍが接続さ
れ、したがって、ｍＸｎ個のメモリセルがマトリクス状
に配列されている。尚、メモリセル３１〜３ｍとしては
、ヒユーズ溶断型やＰＮ接合短絡型のものが用いられる
。
２１〜２ｎの交点部にはメモリセル３１〜３ｍが接続さ
れ、したがって、ｍＸｎ個のメモリセルがマトリクス状
に配列されている。尚、メモリセル３１〜３ｍとしては
、ヒユーズ溶断型やＰＮ接合短絡型のものが用いられる
。
各列のビット線２１〜２ｎは書き込み手段２０に接続さ
れ、書き込み電流が書き込み手段２０からビット１２１
〜２ｎ、メモリセル３１〜３ｍを介して各行のワード線
１１〜１ｍに流れる。
れ、書き込み電流が書き込み手段２０からビット１２１
〜２ｎ、メモリセル３１〜３ｍを介して各行のワード線
１１〜１ｍに流れる。
各行のワード線１１〜ｌｌｌ１は、ワード線選択回路４
０の各バッファトランジスタ４１〜４ｍのコレクタに接
続されるとともに、書き込み時に多大な電流がワード線
１１〜１ｍからそれぞれバッファトランジスタ４１〜４
ｍに流れることを防止するために各ワード線１１〜１１
１１の電流を吸収する書き込み電流吸収トランジスタ５
１〜５ｍのコレクタに接続されている。
０の各バッファトランジスタ４１〜４ｍのコレクタに接
続されるとともに、書き込み時に多大な電流がワード線
１１〜１ｍからそれぞれバッファトランジスタ４１〜４
ｍに流れることを防止するために各ワード線１１〜１１
１１の電流を吸収する書き込み電流吸収トランジスタ５
１〜５ｍのコレクタに接続されている。
各書き込み電流吸収トランジスタ５１〜５ｍのベースは
、後述するベース電流供給手段６１〜６ｍに接続され、
エミッタは所定の定電位ＶＡ （例えばＯＶ）に接続さ
れている。
、後述するベース電流供給手段６１〜６ｍに接続され、
エミッタは所定の定電位ＶＡ （例えばＯＶ）に接続さ
れている。
ここで、書き込み電流吸収トランジスタ５１〜５ｍは、
そのエミッタ面積がワード線選択回路４０の各バッファ
トランジスタ４１〜４ｍのエミッタ面積より大きく形成
され、抵抗値が小さ（なるように構成されている。
そのエミッタ面積がワード線選択回路４０の各バッファ
トランジスタ４１〜４ｍのエミッタ面積より大きく形成
され、抵抗値が小さ（なるように構成されている。
ベース電流供給手段６１〜６ｍは、当該書き込み電流吸
収トランジスタ５１〜５ｎ＋のベース電流を供給するた
めのプログラム用電源ＰＶＣＥが共通の負荷６０を介し
て供給されるように構成されている。
収トランジスタ５１〜５ｎ＋のベース電流を供給するた
めのプログラム用電源ＰＶＣＥが共通の負荷６０を介し
て供給されるように構成されている。
ベース電流供給手段６１〜６ｍは、図示実線で接続され
ている場合、第２図（ａ）（’ｂ）にそれぞれ示すよう
な回路で構成される。
ている場合、第２図（ａ）（’ｂ）にそれぞれ示すよう
な回路で構成される。
第２図（ａ）に示すベース電流供給手段６１〜６ｍは、
エミッタが第２図の負荷６ｏに接続され、ベースが当該
ワード線１１〜１ｍ＋に接続されるＰＮＰトランジスタ
Ｑ１と、一端がＰＮＰ ）ランジスタＱｌのコレクタに
接続され、他端が所定の定電位ＶＡに接続される抵抗Ｒ
１より構成される。
エミッタが第２図の負荷６ｏに接続され、ベースが当該
ワード線１１〜１ｍ＋に接続されるＰＮＰトランジスタ
Ｑ１と、一端がＰＮＰ ）ランジスタＱｌのコレクタに
接続され、他端が所定の定電位ＶＡに接続される抵抗Ｒ
１より構成される。
尚、第２図（ｂ）に示すベース電流供給手段６１〜６ｍ
は、第２図（ａ）に示す回路にＮＰＮ ）ランジスタＱ
２が付加され、ＰＮＰトランジスタＱ１とＮＰＮ ）ラ
ンジスタＱ２がダーリントン接続されている。すなわち
、ＮＰＮ ｌ−ランジスタＱ２と抵抗Ｒ２がＰＮＰ ｌ
−ランジスタＱ１の負荷として用いられている。
は、第２図（ａ）に示す回路にＮＰＮ ）ランジスタＱ
２が付加され、ＰＮＰトランジスタＱ１とＮＰＮ ）ラ
ンジスタＱ２がダーリントン接続されている。すなわち
、ＮＰＮ ｌ−ランジスタＱ２と抵抗Ｒ２がＰＮＰ ｌ
−ランジスタＱ１の負荷として用いられている。
他方、第１図に示すように、ベース電流供給手段６１〜
６ｎ＋が図示破線で接続されている場合、第３図（ａ）
〜（ｄ）にそれぞれ示すような回路で構成することがで
きる。
６ｎ＋が図示破線で接続されている場合、第３図（ａ）
〜（ｄ）にそれぞれ示すような回路で構成することがで
きる。
第３図（ａ）のベース電流供給手段６１〜６ｍは、ゲー
トが当該ワード線１１〜Ｉ■に接続され、ソースが共通
の負荷６０に接続され、ドレインが当該書き込み電流吸
収トランジスタ５１〜５ｍのベースに接続されたＰチャ
ネルトランジスタＱ３と、一端がトランジスタＱ３のド
レインと当該書き込み電流吸収トランジスタ５１〜５ｍ
のベースに共通に接続され、他端が所定の定電位ＶＡに
接続された抵抗Ｒ３より構成され、抵抗Ｒ３がトランジ
スタＱ３の負荷として用いられている。
トが当該ワード線１１〜Ｉ■に接続され、ソースが共通
の負荷６０に接続され、ドレインが当該書き込み電流吸
収トランジスタ５１〜５ｍのベースに接続されたＰチャ
ネルトランジスタＱ３と、一端がトランジスタＱ３のド
レインと当該書き込み電流吸収トランジスタ５１〜５ｍ
のベースに共通に接続され、他端が所定の定電位ＶＡに
接続された抵抗Ｒ３より構成され、抵抗Ｒ３がトランジ
スタＱ３の負荷として用いられている。
第３図（ｂ）に示すベース電流供給手段６１〜６ｍは、
第３図（、ａ）に示す抵抗Ｒ３の代わりに、負荷として
ＮチャネルトランジスタＱ４が設けられている。
第３図（、ａ）に示す抵抗Ｒ３の代わりに、負荷として
ＮチャネルトランジスタＱ４が設けられている。
第３図（Ｃ）に示すベース電流供給手段６１〜６ｍは、
ゲートが当該ワード線１１〜１ｍに接続され、ソースが
共通の負荷６０に接続されたＰチャネルトランジスタＱ
３と、コレクタが共通の負荷６０に接続され、ベースが
トランジスタＱ３のドレインに接続されたＮＰＮ ）ラ
ンジスタＱ５と、一端がトランジスタＱ３のドレインと
トランジスタＱ５のベースに共通に接続された抵抗Ｒ４
と、一端がトランジスタＱ５のエミッタ、抵抗Ｒ４の他
端及び当該書き込み電流吸収トランジスタ５１〜５ｍの
ベースに共通に接続され、他端が所定の定電位■、に接
続された抵抗Ｒ５より構成される。すなわち、ＮＰＮ）
ランジスタＱ５、抵抗Ｒ４、Ｒ５がトランジスタＱ３の
負荷として用いられている。
ゲートが当該ワード線１１〜１ｍに接続され、ソースが
共通の負荷６０に接続されたＰチャネルトランジスタＱ
３と、コレクタが共通の負荷６０に接続され、ベースが
トランジスタＱ３のドレインに接続されたＮＰＮ ）ラ
ンジスタＱ５と、一端がトランジスタＱ３のドレインと
トランジスタＱ５のベースに共通に接続された抵抗Ｒ４
と、一端がトランジスタＱ５のエミッタ、抵抗Ｒ４の他
端及び当該書き込み電流吸収トランジスタ５１〜５ｍの
ベースに共通に接続され、他端が所定の定電位■、に接
続された抵抗Ｒ５より構成される。すなわち、ＮＰＮ）
ランジスタＱ５、抵抗Ｒ４、Ｒ５がトランジスタＱ３の
負荷として用いられている。
第３図（ｄ）に示すベース電流供給手段６１〜６ｍは、
第３図（ｃ）の抵抗Ｒ４、Ｒ５の代わりに、ドレインが
トランジスタＱ３のドレインとトランジスタＱ５のベー
スに共通に接続され、ソースがトランジスタＱ５のエミ
ッタと当該書き込み電流吸収トランジスタ５１〜５ｍの
ベースに共通に接続されたＮチャネルトランジスタロ６
と、ドレインがトランジスタＱ６のソース、トランジス
タＱ５のエミッタ及び当該書き込み電流吸収トランジス
タ５１〜５ｍのベースに共通に接続され、ソースが所定
の定電位ＶＡに接続されたＮチャネルトランジスタＱ７
より構成されている。したがって、この回路では、トラ
ンジスタＱ５、Ｑ６、Ｑ７がトランジスタＱ３の負荷と
して用いられている。
第３図（ｃ）の抵抗Ｒ４、Ｒ５の代わりに、ドレインが
トランジスタＱ３のドレインとトランジスタＱ５のベー
スに共通に接続され、ソースがトランジスタＱ５のエミ
ッタと当該書き込み電流吸収トランジスタ５１〜５ｍの
ベースに共通に接続されたＮチャネルトランジスタロ６
と、ドレインがトランジスタＱ６のソース、トランジス
タＱ５のエミッタ及び当該書き込み電流吸収トランジス
タ５１〜５ｍのベースに共通に接続され、ソースが所定
の定電位ＶＡに接続されたＮチャネルトランジスタＱ７
より構成されている。したがって、この回路では、トラ
ンジスタＱ５、Ｑ６、Ｑ７がトランジスタＱ３の負荷と
して用いられている。
次に、上記実施例の動作を説明する。
■書き込み
書き込み特番こは、入力アドレス信号により選択された
バッファトランジスタ４１〜４ｍがオンになるとともに
、プログラム用電源ＰＶＣＥがオンになるように制御さ
れる。
バッファトランジスタ４１〜４ｍがオンになるとともに
、プログラム用電源ＰＶＣＥがオンになるように制御さ
れる。
へソファトランジスタ４１〜４ｍが選択されてオンにな
るとそのワード線１１〜１ｍが所定の電位に低下し、ま
た、プログラム用電源ｐＶＣＥが共通の負荷６０を介し
てベース電流供給手段６１〜６ｍに印加される。
るとそのワード線１１〜１ｍが所定の電位に低下し、ま
た、プログラム用電源ｐＶＣＥが共通の負荷６０を介し
てベース電流供給手段６１〜６ｍに印加される。
この場合、第２図（ａ）（ｂ）に示すベース電流供給手
段６１〜６ｍでは、ワード線１１〜１ｍが所定の電位に
低下するので、ＰＮＰトランジスタＱ１がオンになって
そのコレクタ電流が抵抗Ｒ１（又はトランジスタＱ２、
抵抗Ｒ２）を介して所定の定電位ＶＡに流れるとともに
書き込み電流吸収トラジスタ５１〜５ｍのベースに印加
される。
段６１〜６ｍでは、ワード線１１〜１ｍが所定の電位に
低下するので、ＰＮＰトランジスタＱ１がオンになって
そのコレクタ電流が抵抗Ｒ１（又はトランジスタＱ２、
抵抗Ｒ２）を介して所定の定電位ＶＡに流れるとともに
書き込み電流吸収トラジスタ５１〜５ｍのベースに印加
される。
したがって、書き込み電流吸収トランジスタ５ニ〜５
トランジスタ４１〜４ＩＩと書き込み電流吸収トランジ
スタ５１〜５ｍの両方を介して所定の定電位■．に接続
される。
スタ５１〜５ｍの両方を介して所定の定電位■．に接続
される。
次いで、書き込み手段２０がデータに応した書き込み信
号をビット線２１〜２ｎに印加すると、書き込み信号が
メモリセル３１〜３ｍのヒユーズを溶断したり、ＰＮ接
合を破壊することにより情報を書き込み、ワード線１１
〜ｌＩｒ１に流れる。
号をビット線２１〜２ｎに印加すると、書き込み信号が
メモリセル３１〜３ｍのヒユーズを溶断したり、ＰＮ接
合を破壊することにより情報を書き込み、ワード線１１
〜ｌＩｒ１に流れる。
ここで、書き込み電流吸収トランジスタ５１〜５ｒｒｌ
のエミッタ面積がワード線選択回路４０の各バッファト
ランジスタ４１〜４ｍのそれより大きく形成され、書き
込み電流吸収トランジスタ５１〜５ｍの抵抗値が比較的
小さいので、ワード線１１〜１ｍの大部分の電流が書き
込み電流吸収トランジスタ５１〜５ｍを流れ、一部がバ
ッファトランジスタ４１〜４ｍを流れる。
のエミッタ面積がワード線選択回路４０の各バッファト
ランジスタ４１〜４ｍのそれより大きく形成され、書き
込み電流吸収トランジスタ５１〜５ｍの抵抗値が比較的
小さいので、ワード線１１〜１ｍの大部分の電流が書き
込み電流吸収トランジスタ５１〜５ｍを流れ、一部がバ
ッファトランジスタ４１〜４ｍを流れる。
次いで、書き込みが終了してバッファトランジスタ４１
〜４ｍとプログラム用電源ＰＶＣＥがオフになるように
制御されると、ワード線１１〜ｌｌ１１が高電位に上昇
するとともに、書き込み電流吸収トランジスタ５１〜５
ｍがオフになる。
〜４ｍとプログラム用電源ＰＶＣＥがオフになるように
制御されると、ワード線１１〜ｌｌ１１が高電位に上昇
するとともに、書き込み電流吸収トランジスタ５１〜５
ｍがオフになる。
ここで、プログラム用電源ｐＶＣＥが共通の負荷６０を
介してベース電流供給手段６１〜６ｍに印加されている
ので、負荷６０とベース電流供給手段６１〜６ｍの接続
点Ａは、トランジスタＱ１のオン、オフにかかわらず、
プログラム用電源ＰＶＣＥより低い電位（例えば第２図
（ａ）では０．９Ｖ）に固定されている。
介してベース電流供給手段６１〜６ｍに印加されている
ので、負荷６０とベース電流供給手段６１〜６ｍの接続
点Ａは、トランジスタＱ１のオン、オフにかかわらず、
プログラム用電源ＰＶＣＥより低い電位（例えば第２図
（ａ）では０．９Ｖ）に固定されている。
したがって、ワード線１１〜１ｍがその電位より低い電
位（例えば０．ＩＶ）まで低下しないとトランジスタＱ
ｌがオンにならず、書き込み電流がビット線２１〜２ｎ
に印加されている場合に、非選択ワード線にわずかなロ
ウレベルのノイズが発生しても、非選択のメモリセル３
１〜３Ｉ１１に書き込み電流が流れない。
位（例えば０．ＩＶ）まで低下しないとトランジスタＱ
ｌがオンにならず、書き込み電流がビット線２１〜２ｎ
に印加されている場合に、非選択ワード線にわずかなロ
ウレベルのノイズが発生しても、非選択のメモリセル３
１〜３Ｉ１１に書き込み電流が流れない。
尚、第２図（ｂ）に示すベース電流供給手段６１〜６ｍ
では、ＮＰＮ Ｉ−ランジスタＱ２が付加されているの
で、負荷６０とベース電流供給手段６１〜６ｍの接続点
Ａが例えば１．７Ｖに固定され、ワード線１１〜１ｒｒ
ｌがその電位より低い例えば０．９Ｖまで低下しないと
トランジスタＱｌがオンにならない。
では、ＮＰＮ Ｉ−ランジスタＱ２が付加されているの
で、負荷６０とベース電流供給手段６１〜６ｍの接続点
Ａが例えば１．７Ｖに固定され、ワード線１１〜１ｒｒ
ｌがその電位より低い例えば０．９Ｖまで低下しないと
トランジスタＱｌがオンにならない。
また、第３図（ａ）〜（ｄ）に示すベース電流供給手段
６１〜６ｍの場合にも同様に、プログラム用電源ＰＶＣ
Ｅが共通の負荷６０を介してベース電流供給手段６１〜
６ｍに印加されているので、非選択ワード線にわずかな
ロウレベルのノイズが発生しても、非選択のメモリセル
３１〜３ｍに書き込み電流が流れない。
６１〜６ｍの場合にも同様に、プログラム用電源ＰＶＣ
Ｅが共通の負荷６０を介してベース電流供給手段６１〜
６ｍに印加されているので、非選択ワード線にわずかな
ロウレベルのノイズが発生しても、非選択のメモリセル
３１〜３ｍに書き込み電流が流れない。
■読み出し
読み出し時には、入力アトルス信号により選択されたバ
ッファトランジスタ４１〜４ｍがオンになるとともに、
不図示のセンスアンプからの読み出し電流がビット線２
１〜２ｎに選択的に出力される。尚、プログラム用電源
ＰＶＣＥはオンにならない。
ッファトランジスタ４１〜４ｍがオンになるとともに、
不図示のセンスアンプからの読み出し電流がビット線２
１〜２ｎに選択的に出力される。尚、プログラム用電源
ＰＶＣＥはオンにならない。
したがって、バッファトランジスタ４１〜４ｍが選択さ
れてオンになるとワード線１１〜１ｍが所定の電位に低
下し、読み出し電流が選択的にメモリセル３１〜３ｍに
印加されると、メモリセル３１〜３ｍに書き込まれたデ
ータがセンスアンプにより検出、増幅され、外部に読み
出される。
れてオンになるとワード線１１〜１ｍが所定の電位に低
下し、読み出し電流が選択的にメモリセル３１〜３ｍに
印加されると、メモリセル３１〜３ｍに書き込まれたデ
ータがセンスアンプにより検出、増幅され、外部に読み
出される。
第４図は、本発明の第２の実施例を示すブロック図であ
る。
る。
この実施例では、書き込み時に、比較的高いプログラム
用電源ＰＶＣＥＨを負荷７１〜７ｍを介してそれぞれワ
ード線１１〜１ｍに印加するとともに、比較的低いプロ
グラム用電源ＰＶＣＥＬを共通の負荷６０を介してベー
ス電流供給手段６１〜６ｍに印加するように構成されて
いる。
用電源ＰＶＣＥＨを負荷７１〜７ｍを介してそれぞれワ
ード線１１〜１ｍに印加するとともに、比較的低いプロ
グラム用電源ＰＶＣＥＬを共通の負荷６０を介してベー
ス電流供給手段６１〜６ｍに印加するように構成されて
いる。
この実施例では、書き込み時に、ワード線１１〜１ｒｒ
ｌが所定の定電位まで低下せず、比較的高いプログラム
用電源ＰＶＣＥＨにより引き上げられ、また、ベース電
流供給手段６１〜６ｍの印加電圧がワード線１１〜１ｍ
の電位より低いので、ベース電流供給手段６１〜６ＩＩ
ｌのトランジスタＱ１、Ｑ３がオンしに（くなる。
ｌが所定の定電位まで低下せず、比較的高いプログラム
用電源ＰＶＣＥＨにより引き上げられ、また、ベース電
流供給手段６１〜６ｍの印加電圧がワード線１１〜１ｍ
の電位より低いので、ベース電流供給手段６１〜６ＩＩ
ｌのトランジスタＱ１、Ｑ３がオンしに（くなる。
以上説明したように本発明は、多大な電流がワード線か
らバッファトランジスタに流れることを防止することが
できるとともに、非選択ワード線のレベルのマージンを
確保することにより、メモリセルの誤書き込みや書き込
み不良を防止することができる。
らバッファトランジスタに流れることを防止することが
できるとともに、非選択ワード線のレベルのマージンを
確保することにより、メモリセルの誤書き込みや書き込
み不良を防止することができる。
第１図〜第４図は、本発明の実施例を示す図であり、
第１図は本発明の一実施例の原理ブロック図、第２図（
ａ）は第１図のベース電流供給手段の一例を示す回路図
、 第２図（ｂ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ａ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｂ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｃ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｄ）は第１図のベース電流供給手段の他の例を
示す回路図、 第４図は本発明の第２の実施例を示すブロック図、 第５図及び第６図は従来例を示す図であり、第５図はそ
のブロック図、 第６図は第５図のベース電流供給手段を示す回路図であ
る。 １１〜１１１１・−・・・−ワード線、２１〜２ｎ・・
・・・・ビット線、 ３１〜３ｍ・・・・・・メモリセル、 ４１〜４Ｍ・・・・・・バッファトランジスタ、５１〜
５ｍ・・・・・・書き込み吸収トランジスタ、６０・・
・・・・負荷、 ６１〜６ｍ・・・・・・ベース電流供給手段、Ｑｌ、Ｑ
３・・・−・・トランジスタ。 ４１〜４ｍ ・・・ バッファトランジスタ５１〜５
ｍ ・・・ 書込み電流 吸収トランジスタ ６１〜− ・・・ベース電流供給手段 第１図のベース電流供給手段の 一例を示す回路図 （ａ） 所定の電位Ｖ＾ 本発明の一実施例の原理ブロック図 第１図 第１図のベース電流供給手段の 他の例を示す回路図 （ｂ） 第２図 従来例のブロック図 第５図 本発明の第２の実施例を示すブロック口笛 図 第５図のベース電流供給手段を示す回路口笛 図
ａ）は第１図のベース電流供給手段の一例を示す回路図
、 第２図（ｂ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ａ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｂ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｃ）は第１図のベース電流供給手段の他の例を
示す回路図、 第３図（ｄ）は第１図のベース電流供給手段の他の例を
示す回路図、 第４図は本発明の第２の実施例を示すブロック図、 第５図及び第６図は従来例を示す図であり、第５図はそ
のブロック図、 第６図は第５図のベース電流供給手段を示す回路図であ
る。 １１〜１１１１・−・・・−ワード線、２１〜２ｎ・・
・・・・ビット線、 ３１〜３ｍ・・・・・・メモリセル、 ４１〜４Ｍ・・・・・・バッファトランジスタ、５１〜
５ｍ・・・・・・書き込み吸収トランジスタ、６０・・
・・・・負荷、 ６１〜６ｍ・・・・・・ベース電流供給手段、Ｑｌ、Ｑ
３・・・−・・トランジスタ。 ４１〜４ｍ ・・・ バッファトランジスタ５１〜５
ｍ ・・・ 書込み電流 吸収トランジスタ ６１〜− ・・・ベース電流供給手段 第１図のベース電流供給手段の 一例を示す回路図 （ａ） 所定の電位Ｖ＾ 本発明の一実施例の原理ブロック図 第１図 第１図のベース電流供給手段の 他の例を示す回路図 （ｂ） 第２図 従来例のブロック図 第５図 本発明の第２の実施例を示すブロック口笛 図 第５図のベース電流供給手段を示す回路口笛 図
Claims (2)
- （１）複数本のワード線及びビット線と、該ワード線と
ビット線の交差部に設けられアレイ状に配列されたセル
部からなるメモリセル部を有する半導体記憶装置であっ
て、 複数のワード線毎に接続され、前記セル部に選択的に書
き込む時に選択されたワード線を所定の電位に引き下げ
る複数のバッファトランジスタと、 前記セル部に選択的に書き込む時に選択されたビット線
を介して書き込み電流を前記セル部に供給する書き込み
手段と、 複数のワード線毎に接続され、前記セル部に選択的に書
き込む時に前記選択されたビット線、セル部を介して前
記選択されたワード線に流れる電流を吸収する複数の書
き込み電流吸収トランジスタと、 該書き込み電流吸収トランジスタ毎に設けられ、当該ワ
ード線が所定の電位に引き下げられた場合に当該書き込
み電流吸収トランジスタにベース電流を印加する複数の
ベース電流供給手段を有し、 前記複数のベース電流供給手段は、共通の第１の負荷を
介して第１の電源線に接続されていることを特徴とする
半導体記憶装置。 - （２）前記複数のワード線は、各々第２の負荷を介して
前記第１の電源線よりも電位の高い第２の電源線に接続
され、複数のワード線は非選択時、前記第２の負荷及び
第２の電源線により所定の電位にクランプされることを
特徴とする請求項（１）記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231515A JPH04113596A (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置 |
| US07/751,107 US5268864A (en) | 1990-08-31 | 1991-08-28 | Programmable memory device having programming current absorbing transistors |
| EP19910114531 EP0473151A3 (en) | 1990-08-31 | 1991-08-28 | Programmable memory device having programming current absorbing transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231515A JPH04113596A (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113596A true JPH04113596A (ja) | 1992-04-15 |
Family
ID=16924699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231515A Pending JPH04113596A (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5268864A (ja) |
| EP (1) | EP0473151A3 (ja) |
| JP (1) | JPH04113596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069405A1 (ja) * | 2005-12-16 | 2007-06-21 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203098A (ja) * | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| JPH0229998A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | プログラマブル・リード・オンリー・メモリ |
| JPH02105395A (ja) * | 1988-10-13 | 1990-04-17 | Nec Corp | プログラマブル・リード・オンリー・メモリ |
-
1990
- 1990-08-31 JP JP2231515A patent/JPH04113596A/ja active Pending
-
1991
- 1991-08-28 US US07/751,107 patent/US5268864A/en not_active Expired - Fee Related
- 1991-08-28 EP EP19910114531 patent/EP0473151A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069405A1 (ja) * | 2005-12-16 | 2007-06-21 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置 |
| US7688614B2 (en) | 2005-12-16 | 2010-03-30 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5268864A (en) | 1993-12-07 |
| EP0473151A2 (en) | 1992-03-04 |
| EP0473151A3 (en) | 1993-06-02 |
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