JPH04114200A - 累積距離算出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声認識等を目的とする、入力信号パターン
と標準信号パターンの比較のために、連続動的計画法に
基づく累積距離算出を行なう累積距離算出装置に関する
。

（従来の技術） 入力音声から単語や音節などを探し出し、音声を認識す
るワードスポツティング技術においては、入力信号パタ
ーンと予め用意された標準信号パターンとのマツチング
を行なう。

連続動的計画法は、連続ＤＰマツチング法とも呼ばれ、
例えば、古井貞煕著「ディジタル音声処理」　（東海大
学出版会）に紹介されている。

この方法では、入力信号パターンと標準信号パターンの
データの相互比較により得られる距離データを用いて、
累積距離を算出する。

第３図に、その距離データｄの説明図を示す。

図のように、先ず、入力信号パターンをｉ　ｅｎｄ個の
フレームに分割する。尚、図の横軸は時間軸を示し、縦
軸は信号レベルを示す。

一方、標準信号パターンは、同様の時間軸方向にｊ　ｅ
ｎｄ個のフレームに分割する。そして、入力信号パター
ンが１フレーム分入力する度に、標準信号パターンとの
累積距離を求める。

尚、この累積距離を求めるために用いられる距離データ
は、図のｄ　（ｉ、　１）　〜ｄ　（ｉ、　ｊ　ｅｎｄ
）で表わされる。その各距離データの値は、図に示すよ
うに、入力信号パターンのｉ番目のフレームの・印と、
標準信号パターンの各フレームの・印との距離に相当す
る。

一方、累積距離はｇ　（ｉ、　ｊ）で表わされ、ｉ番目
の入力信号パターンについての累積距離はｇ（ｉ。

ｊ　ｅｎｄ）で表わされる。尚、ｇ（ｉ、ｊ　ｅｎｄ）
は、ｇ（ｉ−１）から始まって、これに所定の距離デー
タを加算しながら、順に累積演算を行なって得られる。

このｇ　（ｉ、　ｊ）を求める一般式は、次のように表
ゎされる。

ｇ　（ｉ−２，ｊ−１）　＋２ｄ　（ｉ−１，ｊ）＋ｄ
　（ｉ、ｊ）　　　　　　　　　・・・　（１）ｇ　（
ｉ−１，ｊ−１）　＋２ｄ　（ｉ、　ｊ）　　　　　　
　　　　・・・（２）ｇ　（ｉ−１，ｊ−２）　＋２ｄ
　（ｉ、　ｊ−１）　＋ｄ　（ｉ、　ｊ）　　　　　・
・・（３）累積距離ｇ（ｉ、ｊ）は、上記（１）　、　
（２）　、　（３）式を演算し、その結果の最小値から
を求める。

第４図に、累積距離決定法の説明図を示す。図の縦軸は
標準信号パターンのフレームｊ、横軸は入力信号パター
ンのフレームｉである。

このグラフの各交点は、それぞれ各ｉ、ｊに対応する累
積距離ｇを示しており、例えば、図のようにｇ（ｉ、ｊ
）を求める場合、先に示した　（１）式では、ｇ　（ｉ
−２，ｊ−１）を起点として、矢印（１）のように距離
データを加算し、ｇ（ｉ、ｊ）を求める。また、（２）
式では、ｇ　（ｉ−１，ｊ−１）を起点として矢印（２
）のように距離データを加算し、ｇ（ｉ、ｊ）を求める
。また、　（３）式では、ｇ　（ｉ−１，ｊ−２）を起
点として矢印（３）のように距離データを加算し、ｇ　
（ｉ、　ｊ）を求める。この３つの方法のうち、ｇ　（
ｉ、　ｊ）が最小値となるものを累積距離ｇ　（ｉ、　
ｊ）と決定し、この演算を順にｇ（ｉ、ｊ　ｅｎｄ）ま
で実行する。

第５図に、第４図に示した方法で、入力信号パターンの
ｉ番目のフレームについて、累積距離ｇ（ｉ、ｊ　ｅｎ
ｄ）を求めた例を示す。グラフの構成は第４図と同じで
、図中の破線の矢印がその演算過程である。

上記のような演算を行なうために、従来、第２図に示す
ような累積距離算出装置が用いられていた。

図には、装置全体の演算を制御し、演算過程において、
最適累積距離を決定する等の動作を行なう制御部１が設
けられている。また、この演算に使用される距離データ
を格納するワークメモリＰと、累積距離を格納するワー
クメモリＧが設けられている。

第６図に、この従来装置のメモリマツプを示す。

図（ａ）のように、ワークメモリＧには、これから入力
信号パターンのｉ番目のフレームについての累積距離算
出を行なうものとすれば、前回のｉ−１番目のフレーム
についての累積距離演算過程で得られたｇ　（ｉ−１，
ｊ）〜ｇ　（ｉ−１，ｊ　ｅｎｄ）までの値が格納され
ている。一方、ワークメモリＰには、第６図（ｂ）に示
すように、距離データｄ　（ｉ−１，１）〜ｄ（ｉ−１
，ｊ　ｅｎｄ）までの値が格納されている。

再び第２図に戻って、図の装置には、目的とする累積距
離の演算を行なうために、レジスタ２、シフタ３、セレ
クタ４、加算器５、セレクタ６、コンパレータ７、レジ
スタ８、バッファ９及びレジスタＲＯａ−Ｒｏｄが設け
られている。

第７図に、第２図の従来装置の動作フローチャートを示
す。

第２図及び第７図を参照して、第２図の装置の動作説明
を行なう。

先ず、第７図のフローチャートにおいては、１クロツク
毎に各レジスタ等のデータの内容を区分けして表示して
いる。

即ち、１番左側には、各クロックにおけるレジスタ２の
内容が表示され、その右側にはワークメモリＰの出力が
表示されている。更にその右側には、レジスタＲＯａ−
Ｒｏｄの内容が示され、レジスタ８の内容及びワークメ
モリＧの入力がその右側に順に示されている。

上記装置は、このフローチャートに示すように、パイプ
ライン制御によって、５回の加算等による演算処理と１
回の比較処理を行なってｇ（ｊ、ｊ）を求める。そして
、第５クロツクから第９クロツクまでのループでｊ＝ｌ
−ｊ＝ｊｅｎｄまでの処理を繰返すよう動作する。

第７図のフローチャートの第１クロツクにおいては、先
ず、レジスタ２にｇ　（ｉ−１，ｊ−２）の累積距離が
セットされる。そして、第１クロツクにおいて、ワーク
メモリＰからは、ｄ　（ｉ、　ｊ−１）が出力される。

これにより、上記　（３）式の前段のｇ　（ｉ−１，ｊ
−２）＋２ｄ　（ｉ、　ｊ−１）（７）値が演算され、
レジスタＲｏｄにセットされる。即ち、ワークメモリＰ
の出力は、シフタ３によって１ビツトシフトされて２倍
の値となり、加算器５のＡ端子に入力する。また、レジ
スタ２の出力は、セレクタ４を介して加算器５のＢ端子
に入力する。その加算結果が、第１クロツクでレジスタ
Ｒｏｄにセットされる。

次に、第２クロツクにおいては、第１クロツクでレジス
タＲＯｄに蓄えた演算結果をセレクタ４のＢ端子に入力
し、ワークメモリＰから出力されたｄ（ｉ、ｊ）が加算
器５のＡ端子に入力して加算される。この場合、シフタ
３は動作しない。その結果、レジスタＲＯｃに、先に示
した　（３）式の演算結果が格納される。尚、この第２
クロツクの終了時点では、レジスタ２にｇ　（ｉ−１，
ｊ−１）が格納される。

次の第３クロツクにおいては、　（２）式の演算が行な
われる。即ち、レジスタ２の出力がセレクタ４を介して
加算器５のＢ端子に入力し、ワークメモリＰの出力ｄ　
（ｉ、　ｊ）が、シフタ３において２倍されて加算器５
のＡ端子に入力する。その加算結果は、上記　（２）式
の累積距離に該当し、レジスタＲｏｂに格納される。

また、上記第３クロツクの終了時点では、累積距離ｇ　
（ｉ−２，ｊ−１）がレジスタ２へ格納される。

第４クロツクにおいては、今度は、　（１）式の演算過
程で得られるｇ　（ｉ−２，ｊ−１）　＋２ｄ　（ｉ−
１，ｊ）の値が、レジスタＲｏｄに格納される。この場
合の動作は、先に第１クロツクで説明した動作と同様で
ある。即ち、ワークメモリＰの出力ｄ　（ｉ−１，ｊ）
が、シフタ３により２倍され、レジスタ２の出力がセレ
クタ４を介して加算器５に入力し、シフタ３の出力に加
算されてレジスタＲｏｄに格納される。

次の第５クロツクにおいては、このレジスタＲｏｄに格
納された内容が、セレクタ４を介して加算器５に入力し
、ワークメモリＰの出力ｄ（ｉ、ｊ）に加算されてレジ
スタＲＯａに格納される。第５クロツクにおいても、シ
フタ３は動作しない。

こうして、第５クロック終了時、レジスタＲＯａに　（
１）式の演算結果が格納される。尚、この時、第５クロ
ツクの終了時点では、累積距離ｇ　（ｉ−１，ｊ−２）
がワークメモリＧから読出されてレジスタ２に格納され
る。

第６クロツクから第９クロツクまでは、標準信号パター
ンのｊ−１番目のフレームに対する累積距離の演算が実
行され、その動作は第１クロツクから第４クロツクに説
明したと全く同様である。

尚、第６クロツクにおいては、先にレジスタＲＯａに格
納された　（１）式の値と、レジスタＲｏｂに格納され
た　（２）式の値と、レジスタＲＯｃに格納された　（
３）式の値とが、コンパレータ７において比較され、そ
の結果セレクタ６が作動し、最小値となる累積距離ｇの
値がレジスタ８に格納される。そして、第９クロツクに
おいて、バッファ９が開放され、レジスタ８に格納され
た累積値がワークメモリＧに格納される。

以上の動作が、標準信号パターンの１番目からｊ　ｅｎ
ｄ番目のフレームに至るまで繰返され、先に第５図で説
明した累積距離ｇ（ｉ、ｊ　ｅｎｄ）が算出される。

（発明が解決しようとする課題） ところで、上記のような従来装置においては、制御部１
のマイクロプログラム及び回路のパイプライン制御によ
って、５クロック周期で、演算処理と比較処理により１
つの累積距離を決定する動作を行なっていた。ところが
、このような装置構成では、標準信号パターンの容量が
大きくなった場合、リアルタイム処理が困難になるとい
う問題があった。

例えば、上記標準信号パターンの１フレームの幅、即ち
フレーム周期が８　ｍ５ｅｃで全幅が２００秒分の場合
、入力信号パターンのｉフレームについて累積距離を算
出するには、上記演算、比較、決定の処理を２００ｓｅ
ｃ÷８ｍ５ｅｃ（回）、即ち、２５．０００回繰返さな
ければならない。

例えば、上記装置の動作クロック周期を１２５ｎ、ｓｅ
ｃ　（８ＭＨｚクロック）とした場合、入力信号パター
ン１フレームについての累積距離算出に要する時間は、
次の　（４）式のようになる。

５クロックｘ１２５ｘｌｏ−９ｓｅｃＸ２５．ｏｏｏ・
１５．６２５ｍ５ｅｃ・・・　（４）即ち、１フレーム
の入力信号パターンに対する累積距離算出時間が、その
フレーム周期である８　ｍ５ｅｃを越えてしまう。従っ
て、累積距離算出動作のリアルタイム処理が不可能にな
るという問題があった。

本発明は以上の点に着目してなされたもので、少量の部
品を追加することによって、累積距離算出速度を高速化
し、リアルタイム処理を可能とした累積距離算出装置を
提供することを目的とするものである。

（課題を解決するための手段） 本発明の累積距離算出装置は、入力信号パターンと標準
信号パターンとの比較のために、連続動的計画法に基づ
く累積距離算出を行なう場合に、前記入力信号パターン
と前記標準信号パターンを時間軸方向に複数のフレーム
に分割し、前記入力信号パターンの各フレーム毎に、前
記標準信号パターンの各フレームのデータとの相互比較
により得られる距離データを用いて、複数の工程から成
る演算処理と比較処理により、前記累積距離を算出する
ものにおいて、前記累積距離の算出に用いるための、前
記入力信号パターンの隣合う２フレーム分の、距離デー
タ及び累積距離を一時保持するメモリと、このメモリか
ら前記距離データと累積距離を選択的に読出して加算し
、前記演算処理の各工程を並行処理する複数の加算器と
、前記加算器の加算結果を比較して最適累積距離を決定
する制御部とを設けたことを特徴とするものである。

（作用） 本発明の装置は、算出に使用される２フレーム分の距離
データ及び累積距離を予めメモリに一時保持しておく。

そして、これらのメモリから、距離データと累積距離を
適時選択的に読出して、複数の加算器によって演算処理
の各工程を並行処理する。これにより、比較対象となる
３種の累積距離を一挙に演算し比較して、処理の高速化
を図ることができる。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明による累積距離算出装置実施例を示す
ブロック図である。

図の装置には、４つのワークメモリＧＡ。

ＧＢ、ＰＡ、ＰＢが設けられている。ＧＡ、ＧＢは、何
れも累積距離を格納するメモリである。また、ワークメ
モリＰＡ、ＰＢは、何れも距離データを格納するメモリ
である。

第８図に、本発明の装置のメモリマツプを示す。

図のように、ワークメモリＧＡ、ＧＢには、それぞれ先
に第６図を用いて説明したような累積距離が格納されて
いる。また、第６図（ｃ）（ｄ）に示したように、ワー
クメモリＰＡ、ＰＢには、それぞれ第６図で説明したよ
うな距離データが格納されている。

尚、この装置では、例えば入力信号パターンのｉフレー
ムの演算を実施する場合、第８図（ａ）に示したワーク
メモリＧＡには、ｇ（ｉ、ｊ）〜ｇ　（ｉ、　ｊ　ｅｎ
ｄ）までの値が格納され、ワークメモリＧＢには、その
直前の隣合うフレームについて、既に算出された累積距
離であるｇ（ｉ−１，ｊ）〜ｇ（ｉ−１゜ｊ　ｅｎｄ）
までの値が格納されている。尚、次のｉ＋１フレームの
演算実施時には、ワークメモリＧＢに累積距離ｇ　（ｉ
＋１．　ｊ）〜ｇ　（ｉ＋１．　ｊ　ｅｎｄ）までの値
が格納されることになる。ワークメモリＧＡ。

ＧＢ中の累積距離は、演算中に順次更新されていく。

ワークメモリＰＡ、ＰＢについても、全く同様の形式で
、２フレーム分の距離データｄ　（ｉ、　１）〜ｄ（ｉ
、ｊ　ｅｎｄ）、　ｄ（ｉ−１，１）　〜ｄ（ｉ−１，
ｊ　ｅｎｄ）が格納される。この距離データは、装置全
体を制御する制御部１０より、ワークメモリＰＡ、ＰＢ
に交互に伝送されて予め格納される。

また、第１図の回路において、ワークメモリＧＡの出力
とワークメモリＧＢの出力は、何れも３つのセレクタＳ
ｌａ〜ＳｌｃのＡ端子とＢ端子に入力するよう結線され
ている。各セレクタ５ｌａ−５ｌｃは、何れもＡ端子の
入力とＢ端子の入力とを、制御部１０の制御により選択
し、何れか一方を出力する構成とされている。セレクタ
５１ａｘＳ１ｃの出力は、それぞれレジスタＲ１ａ〜Ｒ
１ｃに入力するよう結線されている。

また、レジスタＲ１ａの出力は加算器１２のＡ端子に入
力し、加算器１２の出力は加算器１３のＡ端子に入力す
るよう結線されている。また、レジスタＲ１ｂの出力は
、加算器１４のＡ端子に入力するよう結線され、レジス
タＲ１ｃの出力は、加算器１５のＡ端子に入力し、加算
器１５の出力は加算器１６のＡ端子に人力するよう結線
されている。

一方、ワークメモリＰＡの出力及びワークメモリＰＢの
出力は、何れもセレクタＳ２ａ〜Ｓ２ｃまでのそれぞれ
Ａ端子あるいはＢ端子に入力するよう結線されている。

セレクタ５２ａ−３２ｃは、何れもセレクタＳｌａ〜Ｓ
ｌｃと同様に、制御部１０の制御により、端子Ａあるい
はＢに人力する信号を選択して出力するよう構成されて
いる。セレクタＳ２ａ〜セレクタＳ２ｃの出力は、それ
ぞれレジスタＲ２ａ　ＮＲ２ｃに入力するよう結線され
ている。

また、レジスタＲ２ａの出力は、シフタｌｌａを介して
加算器１２のＢ端子に入力するよう結線されている。ま
た、レジスタＲ２ｂの出力は、加算器１３のＢ端子に入
力し、かつシフタｌｌｂを介して加算器１４のＢ端子に
入力し、更に加算器１６のＢ端子に入力するよう結線さ
れている。また、レジスタＲ２ｃの出力は、シフタｌｌ
ｃを介して加算器１５のＢ端子に入力するよう結線され
ている。そして、加算器１３の出力はレジスタＲ３ａに
入力し、加算器１４の出力はレジスタＲ３ｂに入力し、
加算器１６の出力はレジスタＲ３ｃに入力するよう結線
されている。

尚、シフタｌｌａ、ｌｌｂ、ｌｌｃは、何れも入力した
信号を左へ１ビツトシフトすることにより２倍する回路
である。

また、加算器１２〜１６は、何れもＡ端子及びＢ端子に
入力する信号を加算して出力する回路である。

また、セレクタ５１ａＮＳ１ｃ及びＳ２ａ〜Ｓ２ｃは、
ワークメモリＧＡ、ＰＡがそれぞれｉフレームの累積距
離と距離データを保持し、ワークメモリＧＢ、ＰＢがｉ
−１フレームの累積距離と距離データを保持し、ｉフレ
ームの入力データに対して累積距離算出を行なう場合に
は、それぞれＡ、Ｂ、Ｂ及びＢ、Ａ、Ａに入力する信号
を選択して出力するよう動作が設定されている。また、
ｉ＋１フレームの入力データに対して累積距離算出を行
なう場合には、それぞれＢ、Ａ、Ａ及びＡ。

Ｂ、Ｂに入力する信号を選択して出力するよう動作か設
定されている。

レジスタＲ３ａは、先に累積距離演算用として示した　
（１）式の演算結果を格納し、レジスタＲ３ｂは　（２
）式の演算結果、レジスタＲ３ｃは（３）式の演算結果
を格納する構成とされている。

セレクタ１７及びコンパレータ１８は、第２図で説明し
た装置と同様の動作をする回路で、コンパレータ１８が
端子Ａ、Ｂ、Ｃに入力する信号の最小値を検出して、セ
レクタ１７は、その出力により、レジスタＲ３ミルレジ
スタＲ３ｃに格納された値の最小値を、レジスタ１９に
向は出力するよう構成されている バッファＢＡ及びＢＢは、所定のタイミングで何れか一
方が開放されて、算出後の累積距離がワークメモリＧＡ
あるいはＧＢに格納される。例えば、ｉフレームについ
ての演算中、ワークメモリＧＡが１フレームの累積距離
を保持している場合にはバッファＢＡが開かれて、ワー
クメモリＧＢがｉフレームの累積距離を保持している場
合にはバッファＢＢが開かれる。

以下、第１図に示した本発明による累積距離算出装置の
動作を説明する。

尚、この動作では、先ず、ワークメモリＧＡＰＡが、第
８図に示した通り、ｊフレームの累積距離と距離データ
を保持し、ワークメモリＧＢ。

ＰＢがｉ＝１フレームの累積距離と距離データを保持し
ているものとする。

第９図に、本発明の装置の動作フローチャートを示す。

第１図及び第９図を参照しながら、各動作クロックの説
明を行なう。

第９図のフローチャートは、第７図と同様に、各レジス
タに対するデータの流れを示したものである。尚、この
図では、フローチャート中にデータ内容とレジスタ符号
が記入されている。

先ず、第１クロツクにおいては、ワークメモυＧＢから
セレクタＳｌｃを介して、レジスタＲ１ｃに累積距離ｇ
　（ｉ−１，ｊ−２）がセットされる。また、ワークメ
モリＰＡからセレクタＳ２ｃを介して、レジスタＲ２ｃ
に距離データｄ　（ｉ、　ｊ−１）がセットされる。

そして、次の第２クロツクにおいては、以下の４つの工
程から成る処理が並行して実行される。

即ち、ワークメモリＧＡから累積距離ｇ（ｉ−２゜ｊｉ
）が読出されて、セレクタＳｌａを介しレジスタＲ１ａ
にセットされる。また、ワークメモリＧＢから累積距離
ｇ　（ｉ−１，ｊ−１）が読出されて、セレクタＳｌｂ
を介してレジスタＲ１ｂにセットされる。更に、ワーク
メモリＰＢから距離データｄ　（ｉ−１，ｊ）が読出さ
れて、セレクタＳ２ａを介してレジスタＲ２ａにセット
される。また、ワークメモリＰＡから距離データｄ　（
ｉ、　ｊ）が読出されて、セレクタＳ２ｂを介してレジ
スタＲ２ｂにセットされる。

即ち、この段階では、先に説明したように、セレクタＳ
ｌａ、Ｓｌｂ、Ｓｌｃは、それぞれＡ。

Ｂ、Ｂ端子に入力する信号を出力し、セレクタＳ２ａ、
Ｓ２ｂ、Ｓ２ｃは、それぞれＢ、Ａ、Ａ端子に入力した
信号を出力するよう動作が設定されている。

次の第３クロツクにおいては、第１クロツク及び第２ク
ロツクにおいてセットされた、レジスタＲ１ａ、Ｒ１ｂ
、Ｒ２ａ、Ｒ２ｂの値を元にして、先に説明した　（１
）式、（２）式及び（３）式の演算が並行して実行され
る。

即ち、レジスタＲ１ａ内の信号は加算器Ｉ２に入力し、
レジスタＲ２ａ内の信号は、シフタ１１ａで２倍されて
加算器１２に入力する。加算器１２の加算結果は、加算
器１３に向は出力され、レジスタＲ２ｂの出力が加算さ
れてレジスタＲ３ａに入力する。その結果、　（１）式
の値、即ちｇ　（ｉ−２，ｊ−１）　＋２ｄ　（ｉ−１
，ｊ）　＋ｄ　（ｉ、　ｊ）がレジスタＲ３ａに格納さ
れる。

一方、レジスタＲ１ｂの出力は加算器１４に入力し、レ
ジスタＲ２ｂの出力は、シフタｌｌｂにおいて２倍され
て加算器１４に入力する。その結果、加算器１４の出力
がレジスタＲ３ｂに入力し、上記　（２）式の値がこの
レジスタに格納される。このレジスタの値は、ｇ（ｉ−
１，ｊ−１）＋２ｄ（ｉ、　ｊ）となる。

また、レジスタＲ１ｃの出力は加算器１５に入力し、レ
ジスタＲ２ｃの出力は、シフタｌｌｃによって２倍され
て加算器１５に入力する。加算器１５の出力は加算器１
６に入力し、更にレジスタＲ２ｂの出力が加算器１６に
入力して、両者が加算されてレジスタＲ３ｃに入力する
。こうして、上記　（３）式の値、即ちｇ（ｊ−１，ｊ
−２）＋２ｄ（ｉ、ｊ−１）＋ｄ　（ｉ、　ｊ）の値が
、このレジスタＲ３ｃに格納される。

尚、この第３クロツクの終了時点では、別途、ワークメ
モリＧＢから読出された累積距離ｇ　（ｉ−１゜ｊ−１
）が、セレクタＳｌｃを介してレジスタＲ１ｃにセット
される。また、ワークメモリＰＡから距離データｄ　（
ｉ、　ｊ〕の値が、セレクタＳ２ｃを介してレジスタＲ
２ｃにセットされる。

次に、第４クロツクにおいては、第２クロックと同様に
、レジスタＲ１ａ、Ｒ１ｂ、Ｒ２ａ。

Ｒ２ｂに対し、それぞれワークメモリＧＡ。

ＧＢ、ＰＢ、ＰＡから読出されたデータがセットされる
。同時に、第４クロツクにおいては、レジスタＲ３ａ、
Ｒ３ｂ、Ｒ３ｃに格納されたデータがコンパレータ１８
により比較され、その最小値がセレクタ１７を介してレ
ジスタ１９に向は出力されセットされる。

第５クロツクにおいは、再び第３クロツクと同様に、レ
ジスタＲ３ａ、Ｒ３ｂ、Ｒ３ｃに対し、それぞれ（１）
式、（２）式、（３）式の値が格納される。

また、これと並行して、ワークメモリＧＢ及びＰＡから
、それぞれレジスタＲ１ｃ及びＲ２ｃに累積距離あるい
は距離データかセットされる。また、第５クロツクにお
いては、レジスタ１９に格納された累積距離ｇ　（ｉ、
　ｊ）が、バッファＢＡを介してワークメモリＧＡに転
送され格納される。その後、第４クロツクと第５クロツ
クの処理がｊ　ｅｎｄまで繰返され、入力信号パターン
のｉフレームにおける累積距離の算出が実行される。

以上説明した本発明の装置では、第９図のフローチャー
トに示すように、１クロツクで複数の加算器１２〜１６
を用いて、−挙に　（１）〜（３）式の値を算出し並行
処理する。そして、次のステ・ンブで、その加算結果を
比較して、最適累積距離を決定している。その結果、１
回の累積距離の算出は、合計２クロツクで行なうことが
でき、従来装置に比べて２．５倍の高速化を図ることが
できる。

尚、上記のような動作制御は、制御部１０のマイクロプ
ログラムによって行なわれ、所定のアドレッシング、リ
ード／ライトコントロール、レジスタのセット、バッフ
ァコントロール等が実行される。

例えば、上記累積距離算出装置の動作クロック周期を　
１２５ｎｓｅｃ　（８ＭＨｚクロック）とした場合、入
カバターン１フレームのフレーム周期が、８　ｍ５ｅｃ
で、２００秒分の標準信号パターンとの累積距離算出時
間は次のようになる。

２　クロックｘ１２５ｘ１０−９ｓｅｃｘ２５，０００
＝６．２５ｍ５ｅｃ　　　・”（５）この　（５）式は
、先に従来技術で説明した　（４）式と比較して、その
演算時間が大幅に短縮されている。即ち、この演算時間
は、ｓ　ｍ５ｅｃ周期で入力する１フレームの入力信号
パターン以下の値となる。従って、累積距離算出を、１
フレームが入力し、次の１フレームが入力するまでの間
に終了することができ、累積距離算出のリアルタイム処
理が可能となる。

即ち、２フレーム分の距離データ及び累積距離を一時保
持するメモリを用いた結果、累積距離ｇ　（ｉ−２，ｊ
−１）とｇ　（ｉ−１，ｊ−１）の同時読出し、及び距
離データｄ　（ｉ−１，ｊ）とｄ（ｉ、ｊ）の同時読出
しが可能になった。その結果、複数の加算器を用いて累
積距離の最小値を求める３種の演算を、実質的に１クロ
ツクで実行することが可能になった。

また、２フレーム分のメモリを設けることによって、累
積距離ｇ　（ｉ−１，ｊ−２）の読出しと累積距離ｇ　
（ｉ、　ｌの書込みを同時に実行することも可能になっ
た。これによっても、演算処理のクロック数を減少させ
ることができる。

本発明は以上の実施例に限定されない。

第１図に示す装置のメモリやセレクタ、レジスタ等は、
演算を高速化するための最小限のハードウェア増加で、
最大の効果を得るように設計した。しかしながら、同様
の機能を有するより多くのメモリやセレクタを用いて、
演算の高速化を図り、リアルタイム処理を可能にするこ
ともできる。

（発明の効果） 以上説明した本発明の累積距離算出装置によれば、入力
信号パターンの隣合う２フレーム分の距離データ及び累
積距離を一時保持するメモリを設け、複数の加算器を用
いて演算処理の各工程を並行処理し、その加算結果を比
較するようにしたので、標準信号パターンの容量が大き
な場合でも、リアルタイムで上記累積距離算出が可能と
なる。

【図面の簡単な説明】

第１図は本発明による累積距離算出装置実施例を示すブ
ロック図、第２図は従来の累積距離算出装置の一例を示
すブロック図、第３図は距離データｄの説明図、第４図
は累積距離決定性説明図、第５図は累積距離算出性説明
図、第６図は従来装置のメモリマツプ、第７図は従来装
置の動作フローチャート、第８図は本発明の装置のメモ
リマツプ、第９図は本発明の装置の動作フローチャート
である。 １０−・・制御部、ｌｌａ〜１１Ｃ・・・シフタ、１２
〜１６・・・加算器、 ＧＡ、ＧＢ、ＰＡ、ＰＢ−・・ワークメモリ。 特許出願人　沖電気工業株式会社 （他１名）

Claims (1)

1. 【特許請求の範囲】 　入力信号パターンと標準信号パターンとの比較のため
   に、連続動的計画法に基づく累積距離算出を行なう場合
   に、 前記入力信号パターンと前記標準信号パターンを時間軸
   方向に複数のフレームに分割し、前記入力信号パターン
   の各フレーム毎に、前記標準信号パターンの各フレーム
   のデータとの相互比較により得られる距離データを用い
   て、複数の工程から成る演算処理と比較処理により、前
   記累積距離を算出するものにおいて、 前記累積距離の算出に用いるための、前記入力信号パタ
   ーンの隣合う２フレーム分の、距離データ及び累積距離
   を一時保持するメモリと、 このメモリから前記距離データと累積距離を選択的に読
   出して加算し、前記演算処理の各工程を並行処理する複
   数の加算器と、 前記加算器の加算結果を比較して最適累積距離を決定す
   る制御部とを設けたことを特徴とする累積距離算出装置
   。