JPH04117540A - データ処理装置およびデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置およびデータ処理システムに係
り、特に、複数のプロセッサとキャッシュメモリとの間
で情報の授受を行うに好適なデータ処理装置およびデー
タ処理システムに関する。

〔従来の技術〕

従来、複数のマイクロプロセッサを用いてデータの処理
を行うようにしたものとしては、例えば特開昭５６−１
２７２６１号公報に記載されているように、各プロセッ
サをバスラインを介して主メモリに接続し、各プロセッ
サにキャッシュメモリを設け、各メモリがメモリアクセ
スを行うときには、まずキャッシュメモリをアクセスし
、キャッシュメモリに指定のデータがないときにのみ主
メモリをアクセスするシステムが採用されている。

このシステムによれば、各プロセッサにキャッシュメモ
リが設けられているので、高性能化が図れると共にパス
トラフィックが発生するのを抑制することができる。

しかし、このようなシステムでは、各キャッシュメモリ
の内容を常に一致させなければならず。

各キャッシュメモリの内容を一致させるための制御とし
て、特開昭５６−１２７２６１号公報に記載されている
ように、ライトスルーキャッシュ方式が採用されている
。すなわち、主メモリへの書き込みが行われたときに、
その書き込みアドレスを各キャッシュメモリが取り込み
、同一アドレスの内容が各キャッシュメモリに入ってい
るときに無効化するようになっている。

ところが、このライトスルーキャッシュ方式では、主メ
モリへの書き込み頻度が高くなるため、この書き込み頻
度を低くするようにしたものとして、ライトパックキャ
ッシュ方式やライトワンス等のアルゴリズムが提案され
ている。これらの詳細は、ｒＪａｍｅｓ　Ｒ，Ｇｏｏｄ
ｍａｎ：ＵＳＩＮＧ、　ＣＡＣＨＥ　ＭＥＭＯＲＹＴｏ
　ＲＥＤυＣＥ　ＰＲＯＣＩＥＳＳＯＲ−ＭＥＭＯＲＹ
、　ＴＲＡＦＦＩＣ：Ｔｈｅ　１０ｔｈＡｎｎｕａｌ　
Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏ
ｎ　ＣＯＭＰＵＴＥＲＡＲＣＨＩＴＥＣＴＵＲＥ、　Ｖ
ｏｌ　１１．Ｎｏ３．　Ｊｕｎｅ１３−１７１９８３．
Ｊに記載されている。

（発明が解決しようとする課題〕 上記従来技術では、タスク単位の並列処理を行うシステ
ムでは好適であるが、ミクロな並列処理を行うシステム
については配慮されておらず、プロセッサ間で共有する
データが多くなると、キャッシュメモリへ書き込みする
際の無効化が頻繁に生じ、キャッシュのヒツト率が低下
するという問題がある。

本発明の目的は、複数のプロセッサ間で共有データが多
くてもキャッシュのヒツト率を高めることができるデー
タ処理装置およびデータ処理システムを提供することに
ある。

〔課題を解決するための手段〕

前記目的を達成するために、本発明は、第１の装置とし
て、アドレス情報を出力する複数のプロセッサと、少く
とも複数のリードポートを有し各プロセッサからのアド
レス情報を指定のアドレスに変換するアドレス変換バッ
ファと、データ格納エリアが複数のバンクに分割された
キャッシュメモリと、各プロセッサからのアドレス情報
により指定のバンクを選択するバンク選択手段と、バン
ク選択手段により選択されたバンク内にデータが存在す
るか否かを各プロセッサのアドレス情報とアドレス変換
バッファの出力情報に従って判定する判定手段と、判定
手段により肯定の判定結果が得られたときにバンク選択
手段により選択されたバンク内のデータを指定のプロセ
ッサへ転送するデータ選択手段とを備えているデータ処
理装置を構成したものである。

第２の装置として、アドレス情報を出方する複数のプロ
セッサと、少くとも複数のリードポートを有し各プロッ
セサからの命令用アドレス情報を指定の命令用アドレス
に変換する命令用アドレス変換バッファと、少くとも複
数のリードポートを有し各プロセッサからのデータ用ア
ドレス情報を指定のデータ用アドレスに変換するデータ
用アドレス変換バッファと、データ格納エリアが複数の
命令用バンクに分割された命令用キャッシュメモリと、
データ格納、エリアが複数のデータ用バンクに分割され
たデータ用キャッシュメモリと、各プロセッサからの命
令用アドレス情報により指定の命令用バンクを選択する
命令用バンク選択手段と、各プロセッサからのデータ用
アドレス情報により指定のデータ用バンクを選択するデ
ータ用バンク選択手段と、命令用バンク選択手段により
選択されたバンク内にデータが存在するか否かをプロセ
ッサからの命令用アドレス情報と命令用アドレス変換バ
ッファの出力情報に従って判定する命令用判定手段と、
データ用バンク選択手段により選択されたバンク内にデ
ータが存在するか否かをプロセッサからのデータ用アド
レス情報とデータ用アドレス変換バッファの出力情報に
従って判定するデータ用判定手段と、命令用判定手段に
より肯定の判定結果が得られたときに命令用バンク選択
手段により選択されたバンク内のデータを指定のプロセ
ッサへ転送する命令用データ選択手段と、データ用判定
手段により肯定の判定結果が得られたときにデータ用バ
ンク選択手段により選択されたバンク内のデータを指定
のプロセッサへ転送するデータ用データ選択手段とを備
えているデータ処理装置を構成したものである。

第１または第２の装置を含む第３の装置としてアドレス
変換バッファのアドレス変換領域は仮想ページと物理ペ
ージに分割され、キャッシュメモリのメモリ領域は物理
ページとデータに分割されており、バンク選択手段は各
プロセッサからのアドレス情報により指定のバンクの物
理ページの情報を選択する第１セレクタで構成され、判
定手段は各プロセッサからのアドレス情報とアドレス変
換バッファの仮想ページの情報とを比較してアドレス変
換が成功したか否かを判定する第１コンパレータと、第
１セレクタの出力情報とアドレス変換バッファの物理ペ
ージの情報とを比較して物理ページのデータがキャッシ
ュ内に存在するか否かを判定する第２コンパレータと、
第１コンパレータと第２コンパレータから共に肯定の判
定結果が得られたか否かを判定する第３コンパレータか
ら構成され、データ選択手段は、各プロセッサからのア
ドレス情報により指定のバンク内のデータを選択する第
２セレクタと、第３コンパレータから肯定の判定結果が
出力されたときに第２セレクタの選択によるデータを指
定のプロセッサへ転送する第３セレクタとから構成され
ているデータ処理装置を構成したものである。

第１、第２または第３の装置を含む第４の装置として、
バンク選択手段は、バンクの指定が複数のプロセッサ間
で重複したときには、指定の優先順位に従ってバンクを
選択してなるデータ処理装置を構成したものである。

第１、第２．第３または第４の装置を含む第５の装置と
して、アドレス変換バッファは複数のリードポートと少
くとも１つのライトポートを備えているデータ処理装置
を構成したものである。

第５の装置を含む第６の装置として、キャッシュメモリ
の各バンクは１リードポート１ライトポートメモリで構
成されているデータ処理装置を構成したものである。

第２の装置を含む第７の装置として、命令用アドレス変
換バッファと命令用キャッシュメモリは１リードポート
１ライトポートを備え、データ用アドレス変換バッファ
は複数のリードポートと少くとも１つのライトポートを
備えて構成されているデータ処理装置を構成したもので
ある。

第１〜第７の装置のうちいずれか１つの装置を含む第８
の装置として、各プロセッサは、複数の演算器と、アド
レス線とデータ線に接続された複数の命令デコーダと、
各プロセッサと情報の授受を行う複数ポートのレジスタ
ファイルと、各演算器とレジスタファイルに接続された
複数のメモリアドレスレジスタと、各演算器とレジスタ
ファイルに接続されて複数のメモリデータレジスタとか
ら構成されているデータ処理装置を構成したものである
。

第１〜第８の装置のうちいずれか１つの装置を含む第９
の装置として、各構成要素が単一の半導体集積回路基板
上に実装されているデータ処理装置を構成したものであ
る。

第１のシステムとして、データ処理装置と主メモリとが
アドレス線とデータ線を含むバスラインを介して接続さ
れているデータ処理システムにおいて、請求項１〜９の
うちいずれか１つの項に記載のデータ処理装置にマルチ
プレクサを設け、アドレス変換バッファと主メモリとを
マルチプレクサを介して接続し、キャッシュメモリと主
メモリとをマルチプレクサを介して接続してなるデータ
処理システムを構成したものである。

第１のシステムを含む第２のシステムとして、データ選
択手段は、判定手段により否定の判定結果が得られたと
きに主メモリからのデータを特定のプロセッサへ転送し
てなるデータ処理システムを構成したものである。

〔作用〕

アドレス変換バッファは読み出しポートが複数ポート有
するマルチポートで構成されており、しかもキャッシュ
メモリが複数のバンクに分割されているため、各プロセ
ッサが同時にアドレス変換バッファをアクセスすること
ができると共に、異なるバンクへのアクセスが可能であ
る。このため、各プロセッサは同一バンクへのアクセス
が同時に発生しない限り、各プロセッサが互いに独立に
バンクを同時にアクセスすることができ、各プロセッサ
間で共有データが多数存在しても、キャッシュのヒツト
率を高めることができ、各プロセッサの並列処理が可能
となる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図において、データ処理装置２２は単一のＬＳＩで
構成されており、アドレス線１００とデータ線１０２を
含むバスラインを介して主メモリ１０に接続されている
。データ処理装Ｗ２２はｎリード１ライトボート・アド
レス変換バッファメモリ１２、データ格納エリアがｍ個
のバンクに分割されてキャッシュメモリを構成する１リ
ード１ライトキヤツシユメモリ１４−１・・・１４−ｎ
、バンク選択回路１６、データ選択回路１８−１・・・
１８−ｎ、複数のプロセッサ２０−１−２０−　ｎを備
えて構成されており、プロセッサ２０ｉとアドレス変換
バッファメモリ１２とバンク選択回路１６とがアドレス
線１０４−１・・・１０４−ｎを介して接続され、キャ
ッシュメモリ１４−ｊがデータ線１ｏｅ−ｊを介してバ
ンク選択回路１６と接続され、バンク選択回路１６とデ
ータ選択回路１８−１がデータ線１０８−ｉを介して接
続され、データ選択回路１８−１とプロセッサ２０−１
がデータ線１１０−ｉを介して接続されている。

バンク選択回路１６は各プロセッサ２０ｉからのアドレ
ス情報により指定のキャッシュメモリ１４−ｉを選択す
るバンク選択手段を構成すると共に、バンク選択手段に
より選択されたキャッシュメモリ１４−１内にデータが
存在するか否かをプロセッサ２０−１からのアドレス情
報とアドレス変換バッファメモリ１２の出力情報に従っ
て判定する判定手段を構成するようになっている。また
データ選択回路１８ｉは判定手段により肯定の判定結果
が得られたときに、バンク選択手段により選択されたキ
ャッシュメモリ１４＝ｉ内のデータを指定のプロセッサ
２０−１へ転送するデータ選択手段として構成されてい
る。

上記構成において、各プロセッサ２０−ｉからアドレス
線１０４−ｉにアドレス情報が出力されると、このアド
レス情報はアドレス変換バッファメモリ１２により指定
の物理アドレスに変換される。すなわちプロセッサから
のパルス情報がバッファメモリ１２内に存在するときに
は、そのアドレスに対応した物理アドレスが生成される
。またプロセッサからのアドレス情報に従って指定のキ
ャッシュメモリ１４−１が１つだけ選択される。

そしてメモリ１２で生成された物理アドレスに対応する
データが、選択されたキャッシュメモリ１４−ｉ内に存
在するときには、選択されたキャッシュメモリ１４−１
内のデータがデータ選択回路１８−ｉを介して指定のプ
ロセッサ２０−１に伝送される。

一方、メモリ１２で生成された物理アドレスに対応した
データが、選択されたキャッシュメモリ１４−１内に存
在しないとき、すなわち、キャッシュメモリへのアクセ
スが失敗したときには、アドレス線１００を介して主メ
モリ１０をアクセスし、そのデータをデータ線１０２を
介してキャッシュメモリ１４−ｉに供給すると共に指定
のプロセッサ２０−１へ伝送する。

このように１本実施例によれば、バッファメモリ１２を
マルチリードポートで構成すると共にキヤツシュメモリ
を複数のバンクで構成するようにしたため、複数のプロ
セッサ２０−１から同時にアクセスが行われても、各プ
ロセッサに指定のキャッシュメモリ１４−ｉからのデー
タを転送することが可能となり、キャッシュのヒツト率
を高め、複数のプロセッサによる同時処理が可能となる
。

次に、バッファメモリ１２として、２リード１ダイトポ
ートメモリで構成した場合の実施例を第２図により説明
する。

本実施例におけるバッファメモリはデコーダ２４．２６
、インバータ２８、ゲート３０，３２゜３４．３６、メ
モリセル３８．センスアンプ４０゜４２、インバータ４
４を備えて構成されており、デコーダ２４．２６にアド
レスＡ、、Ｂ、が入力され、インバータ２８．４４に入
力データＤ　Ｌ　ｎ、Ｄいが入力され、出力データ線Ｄ
Ｂ、−１，ＤＢ。

−２からデータが出力されるようになっている。

本実施例におけるメモリは、各プロセッサからは独立し
たメモリとして機能するようになっている。すなわち、
各プロセッサがアドレスＡ、で指定した番号からデータ
線Ｄ１．　Ｄ工を介してデータの読み出しが可能になっ
ている。具体的には、プロセッサからアドレスＡ０をア
クセスする場合、アドレス八〇がデコーダ２４でデコー
ドされ、ゲート３０．３４がオンとなったとき、メモリ
セル３８の内容がデータ線Ｄ１．Ｄいセンサアンプ４２
を介して読み出される。また他のプロセッサがアドレス
Ｂ０を指定してアドレスＢ０がアクセスされると、この
アドレスＢ、がデコーダ２６でデコードされ、ゲート３
２．３６がオンとなると、メモリセル３８の内容がデー
タ線り、、　Ｄ、、センスアンプ４０を介して読み出さ
れる。

次に、書き込みの場合には、データがインバータ２８．
４４から入力され、各データの極性が反転した状態でデ
ータ線Ｉ）ｚ＊Ｉ）、に入力される。そして各データは
ゲート３０．３４を介してメモリセル３８に書き込まれ
る。

本実施例における書き込みボートは１ボートで構成され
ているが、これは、書き込みが発生するのはアドレス変
換が失敗したときであり、このときには各プロセッサか
らのアクセスを禁止し、内容の入れ換えが終了した後に
アクセスを許可すればよいためである。

また本実施例では、書き込みボートと読み出しボートが
共有ボートとなっているため、メモリサイズの小型化に
寄与することができる。

次に、第３図は、アドレス変換バッファメモリとしてｎ
リード１ライトポートメモリを用い、キャッシュメモリ
として複数の１リード１ライトポートメモリを使用した
バンク構成のメモリを用い、プロセッサとして２台のプ
ロセッサＰＬ、Ｐ２を用い、アドレス変換バッファメモ
リとしてメーデ用アドレス変換バッファＩＴＬＢ、デー
タ用アドレス変換バッファＤＴＬＢの２組を有し、キャ
ッシュを３バンクに分割し、命令用キャッシュＩＣ，、
ＩＣ，、ＩＣ３、データ用キャッシュＤＣ１０ＤＣ，、
ＤＣ，を備え、ダイレクトマツプ方式によってデータの
授受を行うものを示す。

本実施例においては、プロセッサＰユ、Ｐ２が実行すべ
゛き命令のアドレスＶＡ１．ｖＡ＊を命令用アドレス変
換バッファＩＴＬＢと命令用キャッシュＩＣ１，ＩＣ，
、ＩＣ，へ出力すると、パッファ工ＴＬＢはアドレスＶ
Ａ、、ＶＡ、の一部のアドレスＡ、、Ｂ、を入力として
、アドレス変換の成功の有無を示す信号を信号線Ｉｓユ
、Ｉｓ、を介してデータ選択回路ＩＰＳ１．ＩＰＳ、へ
出力する。このとき同時にアドレスＶＡ、のアドレス情
報Ａ１とアドレスＶＡ２のアドレス情報Ｂ１がバンクセ
レクタ回路ＩＣＢへ出力される。さらに、このときアド
レスＶＡ、のアドレスＡ２とアドレスＶＡ、のアドレス
Ｂ２もバンク選択回路ＩＣＢへ出力される。そしてバン
ク選択回路ＩＣＢはアドレスＡ２とＢ、が同一であるか
のチエツクを行い、同じであればアドレスＶＡ、とＶＡ
、は同一バンクへのアクセスと判断し、アドレスＶＡ１
を優先してアドレスＶＡ。

のアドレスを保留する。

一方、アドレス情報Ａ２とＢ８が異なるときには、異な
るバンクへのアクセスと判断し、アドレス情報Ａ２の値
に対応したアドレス線ＩＣ８，、ＩＣ８，。

ＩＣ８，のいずれかのアドレス線を選択してアドレス情
報Ａ１を供給する。このとき同様に、アドレス情報Ｂ２
についても、アドレス情報Ｂ２の値に対応するアドレス
線ＩＣ８，、ＩＣ８，、ＩＣ８３のいずれかのアドレス
線にアドレス情報Ｂ１を供給する。なお、本実施例では
、キャッシュ２は３バンクに分割されているので、アド
レス情報としてはＡ２とＢ２の２ビツトで十分である。

例えば、アドレス情報Ａ２またはＢ、の値が零のときは
アドレス情報Ａ１またはＢ１をアドレス線ＩＣ８，へ供
給し、１のときはアドレス線ＩＣ８，へ供給し、２のと
きにはアドレス線ＩＣ８，へ供給し、３のときにはアド
レス線工Ｃ８４へ供給すればよいことになる。このよう
に、参照すべきバンクを仮想アドレスの特定ビット（Ａ
ｔ＋Ｂｉ）を用いて決定し、アドレス情報Ａ１またはＢ
よを用いてバンク内の対応するデータをデータ線ｌＣＤ
１．ｌＣＤ２゜ｌＣＤ３へ出力することができる。

次に、各プロセッサｐ、、ｐ２に対応して設けられた命
令用データ選択回路ＩＰＳ、、ＩＰＳ、は信号線Ｓ、、
Ｓ、からのアドレス変換情報とアドレスＶＡ、、ＶＡ、
からのバンク情報Ａ２．Ｂ、に基づいてデータ線ＩＣＤ
、、ＩＣＤ、、ｌＣＤ３のうちいずれかのデータを取り
込み、入力したデータをデータ線ＩＤ、、ＩＤ、へ出力
する。このとき、アドレス変換情報はアドレスＶＡ、ま
たはＶＡ２のデータがキャッシュ上に存在するかどうか
を判断するためのものであり、データがキャッシュ上に
存在しないときには、データ選択回路ＩＰＳ１．ＩＰＳ
２のゲートを閉じ、プロセッサＰｉ、Ｐ、へのデータの
転送を停止する。一方、データがキャッシュ上に存在す
るときには、データ選択回路ＩＰＳ、。

ＩＰＳ、が共にオンとなり、データ選択回路ＩＰＳ、、
ＩＰＳ、で選択されたデータがデータ線ＩＤ、。

ＩＤ、を介してプロセッサｐ１．ｐ２へ供給される。

これによりプロセッサＰ、、Ｐ２は共に並列動作するこ
とができる。

次に、データ用アドレス変換バッファメモリＤＴＬＢ、
データ用キャッシュメモリＤＣ，，ＤＣ２゜ＤＣ３の動
作について説明する。

まず、プロセッサｐ、、ｐ、がデータ参照のためのアド
レスＶＡ３とＶＡ、を生成すると、アドレスＶＡ、のア
ドレス情報Ａ、とアドレスＶＡ４のアドレス情報Ｂ、が
バッファＤＴＬＢへ供給され、同時に、アドレス変換さ
れた結果が信号線Ｄ　Ｓ、。

ＤＳ、を介してデータ用のデータ選択回路ＤＰＳ１０Ｄ
ＰＳ、へ供給される。また、このとき同時にアドレスＶ
Ａ、のアドレス情報Ａ４とＡ、およびアドレスｖＡ４の
アドレス情報Ｂ、とＢ５がデータ用のバンク選択回路Ｄ
ＣＢへ供給される。バンク選択回路ＤＣＢはバンク選択
情報Ａ、とＢ、に従ってアドレス情報Ａ９．Ｂ、をアド
レス線ＤＯ８，〜ＤＣ８３のいずれかへ供給するバンク
選択手段として構成されている。これにより、キャッシ
ュＤＣ１０ＤＣ，、ＤＣ，のいずれか２つのバンクから
データが読み出され、データ線ＤＣ，，ＤＣ，，ＤＣ，
ヘデータが出力される。この場合、アドレス情報Ａｓｔ
　Ｂ、が同一である場合には、バンク競合が発生したこ
とになるため、逐次的にそのバンクへアドレス情報Ａ、
、Ｂ４が供給されることになる。　次に、データ用デー
タ選択回路ＤＰＳ、、ＤＰＳ、はそれぞれ信号線ＤＳよ
、ＤＳ、およびアドレス情報Ａ、、Ｂ、の情報に基づい
てデータ線ＤＣＤ１０ＤＣＤ、、ＤＣＤ、からのデータ
のうちいずれかのデータをそれぞれデータ線ＤＤ、、Ｄ
Ｄ、を介してプロセッサｐｉ、　ｐ、へデータを転送す
る。これによりプロセッサＰ、、Ｐ、が共に並列動作す
ることが可能となる。

次に、命令用データ選択回路ＩＰＳ１．ＩＰＳ。

の具体的構成を第４図に基づいて説明する。

第４図において、命令用アドレス変換バッファメモリＩ
ＴＬＢは仮想ページＶＰＮと対応する物理ページＰＰＮ
から構成されており、３つのバンクに分割されたキャッ
シュＩＣ，、ＩＣ，、ＩＣ。

は物理ページＰＰＮと対応するデータｄａｔａで構成さ
れている。そしてデータ選択回路ＩＰＳＬはコンパレー
タＣＭＰＩ、ＣＭＰ２．ＣＭＰ３、セレクタＡｓ、、Ｄ
Ｓ□、ｐｓｌを備えて構成されており、データ選択回路
ＩＰＳ、はコンパレータＣＭＰ４．ＣＭＰ、、ＣＭＰい
セレクタＡＳ、、ＤＳ、。

ＤＳ８を備えて構成されている。

上記構成において、バッファメモリＩＴＬＢにアドレス
情報Ａ、、Ｂ０が入力されると、バッファメモリＩＴＬ
Ｂからはアドレス変換情報ＩＳよ。

ＩＳ、が出力される。そして、これらのアドレス情報に
従って各データ選択回路工ＰＳＩ、ＩＰＳ。

が共に並列動作を実行する。すなわち１選択回路ＩＰＳ
Ｉでは、アドレス情報ＩＳ、の一部である仮想ページＶ
ＰＮの情報とアドレス情報へ〇がコンパレータＣＭＰ１
で比較され、アドレス変換が成功したか否かのチエツク
が行われる。このときキャッシュＩＣ１，ＩＣ２，ＩＣ
３においては、バンク選択情報ＩＣ８１，ＩＣ８２，Ｉ
Ｃ８，を基に指定のキャッシュから物理ページＰＰＮの
データがデータｌＣＤ１．ＩＣＤ、、ＩＣＤ、として出
力され、セレクタＡＳ、、ＤＳ、・に入力される。セレ
クタＤＳ１ではバンク選択情報Ａ２を用いて当該バンク
の出力ＰＰＮをコンパレータＣＭＰにも供給する。コン
パレータＣＭＰ、では、バッファメモリＩＴＬＢの物理
ページＰＰＮとセレクタＡＳ。

で選択されたキャッシュの物理ページＰＰＮのデータを
比較し、両者のデータの内容が一致するか否かを判定し
、判定結果をコンパレータＣＭＰ３へ出力するようにな
っている。すなわち、コンパレータＣＭＰ２ではアドレ
スＶＡ□に対応するデータがキャッシュ上に存在するか
否かを判定する判定手段を構成するようになっている。

次に、コンパレータＣＭＰ、では、アドレス変換とキャ
ッシュアクセスが共に成功したか否かの判定を行い、共
に成功したときにはセレクタＰＳ１がセレクタＤＳ１の
出力をデータ線ＩＤ、に出力し、失敗したときには主メ
モリ１０からのデータをデータ線ＩＤ１へ出力する。

一方、キャッシュＩＣ，〜ＩＣａのデータｄａｔａはセ
レクタＤＳ、に入力されており、アドレス情報Ａ２によ
りいずれかのデータが選択されてセレクタＰＳ１に供給
される。これによりセレクタＰＳ。

はアドレスＶＡ、に対応するデータをデータ線ＩＤ□へ
供給することができる。すなわちセレクタＤＳ、、ＰＳ
、はデータ選択手段として構成されている。

また、データ選択回路ＩＰＳ、においても、データ選択
回路ＩＰＳ１と並行して同様の処理が行われるようにな
っている。まず、アドレス情報ＩＳ２の情報が入力され
ると、仮想ページＶＰＮの情報とアドレス情報Ｂ０がコ
ンパレータＣＭＰ、で比較され、その比較結果がコンパ
レータＣＭＰ。

へ入力される。またアドレス変換情報ＩＳ、の残りの情
報である物理ページＰＰＮの情報はコンパレータＣＭＰ
、へ供給されている。またキャッシュＩＣよ、　Ｉ　Ｃ
２，Ｉ　Ｃ，の出力である物理ページＰＰＮの情報とデ
ータｄａｔａの情報はそれぞれセレクタＡＳ、、ＤＳ、
へ供給されており、バンク選択情報Ｂ２により対応する
物理ページＰＰＮとデータｄａｔａがコンパレータＣＭ
Ｐ、とセレクタＰＳ、に供給されている。この結果、コ
ンパレータＣＭＰ、では、物理ページＰＰＮ同士の比較
が行われ、この比較結果がコンパレータＣＭＰ、へ出力
されるようになっている。そしてコンパレータＣＭＰ６
では、アドレス変換とキャッシュ上にデータが存在する
か否かの判定を行い、この判定結果に従ってセレクタＰ
Ｓ２を制御するようになっている。

すなわち、コンパレータＣＭＰ、の出力がオンのときに
はセレクタＤＳ、の出力をデータ線ＩＤ、へ出力し、オ
フのときには主メモリ１０からのデータを読み込み、デ
ータ線ＩＤ、へ出力する。

次に、データ用データ選択回路ＤＰＳ１．ＤＰＳ２の具
体的構成を第５図に示す。

データ選択回路ＤＰＳ工はコンパレータＣＭＰ、。

ＣＭＰ、、ＣＭＰ、、セレクタＡＳａ、ＤＳ３．ＰＳ、
を備えて構成されており、データ選択回路ＤＰＳ、、コ
ンパレータＣＭＰ１０、ＣＭＰ１□、ＣＭＰｌ、、セレ
クタＡｓ、、ＤＳ、、ＰＳ４を備えて構成されている。

そしてデータ用アドレス変換バッファメモリＤＴＬＢは
仮想ページＶＰＮと対応する物理ページＰＰＮから構成
されている。キャッシュは３個のキャッシュＤＣ１，Ｄ
Ｃ，，ＤＣ，に分割されており、各キャッシュＤＣ工〜
ＤＣ３は物理ページＰＰＮと対応するデータｄａｔａで
構成されている。

上記構成において、バッファメモリＤＴＬＢがアドレス
情報Ａ、、Ｂ４を入力すると、メモリＤＴＬＢからはア
ドレス変換情報ＤＳユ、ＤＳ２が出力される。そして、
これらのアドレス変換情報を基にデータ選択回路ＤＰＳ
工、ＤＰＳ２が共に並列動作を実行する。すなわち、デ
ータ選択回路ＤＰＳ１では、アドレス変換情報ＤＳ１の
一部の情報である仮想ベージＶＰＮの情報とアドレス情
報Ａａの内容をコンパレータＣＭＰ、で比較し、アドレ
ス変換が成功したか否かの判定を行う、またこのときバ
ンク選択情報ＤＯ８１〜ＤＯ８，に従っていずれかのキ
ャッシュから物理ベージＰＰＮとデータｄａｔａの情報
が出力され、これらがそれぞれＡｓ、。

ＤＳ３へ入力される。そしてセレクタＡＳ、では、バン
ク選択情報Ａ、を用いて当該バンクの出力ＰＰＮをコン
パレータＣＭＰ、へ供給する。コンパレータＣＭＰ、で
は、バッファメモリＤＴＬＢからの情報とセレクタＡＳ
、からの情報を比較し、各物理ページＰＰＮの情報が一
致するか否かの判定を行う。すなわち、コンパレータＣ
ＭＰ、では、アドレスｖ３に対応するデータがキャッシ
ュ上に存在するか否かをチエツクする判定手断を構成す
るようになっている。

次に、コンパレータＣＭＰ、では、コンパレータＣＭＰ
、、ＣＭＰ、の出力を基に、アドレス変換とキャッシュ
アクセスが共に成功したか否かを判定し、この判定結果
をセレクタＰＳ３へ出力する。

そしてセレクタＰＳ、は、コンパレータＣＭＰ、の判定
結果が肯定のとき、すなわちアドレス変換とキャッシュ
アクセスが共に成功したときには、セレクタＤＳ、で選
択されたデータをデータ線ＤＤ１へ出力し、否定の判定
結果が得られたとき、すなわち、失敗時には、主メモリ
１０からのデータを読み込んでデータ線ＤＤ、へ出力す
る。

一方、キャッシュＤＣ，〜ＤＣ３のいずれかが選択され
たときには、いずれかのキャッシュからのデータがセレ
クタＤＳ□に入力され、アドレス情報Ａ、に従って指定
のデータがセレクタＰＳ、へ供給される。これによりセ
レクタＰＳ３はアドレスＶＡ３に対応するデータをデー
タ線ＤＤ１へ供給することができる。

また、データ選択回路ＤＰＳ２においても、データ選択
回路ＤＰＳ１と並行して同様の処理が行われる。まず、
アドレス変換情報ＤＳ、の一部の情報である物理ページ
ＶＰＮの情報とアドレス情報Ｂ、とをコンパレータＣＭ
Ｐ１ａで比較し、この比較結果をコンパレータＣＭＰよ
、へ出力する。またアドレス変換情報ＤＳ、の他の情報
である物理ページＰＰＮの情報がコンパレータＣＭＰ１
□へ入力され、セレクタＡＳ４からの情報と比較される
。

またキャッシュＤＣ，〜ＤＣａの出力であるＰＰＮとデ
ータｄａｔａはそれぞれセレクタＡＳ４．ＤＳ、に入力
されており、バンク選択情報Ｂ５によって対応する物理
ページＰＰＮの情報とデータｄａｔａの情報がコンパレ
ータＣＭＰｉ、に供給される。そしてコンパレータＣＭ
Ｐ１１でバッファメモリＤＴＬＢの物理ページＰＰＮの
情報とキャッシュの物理ページＰＰＮの情報が一致した
ことが判定されると、セレクタＡＳ４で選択されたデー
タがコンパレータＣＭＰ１．へ供給される。コンパレー
タＣＭ　Ｐ　ｔ　ｘでアドレス変換が成功し、キャッシ
ュ上にデータが存在することが判定されたときには、コ
ンパレータＣＭＰ１．において両者の内容が一致すると
判定され、この判定結果がセレクタＰＳ４へ供給される
。このセレクタＰＳ、には、セレクタＤＳ、からのデー
タが入力されている。バンク選択情報Ｂ、に従ってキャ
ッシュＤＣ１〜ＤＣ，のいずれかのデータｄａｔａが選
択されると、この選択されたデータがコンパレータＣＭ
Ｐ、２がオンになったときにセレクタＤＳ、の選択によ
るデータがデータ線ＤＤ、へ出力される。一方、コンパ
レータＣＭＰ□、がオフのときには、主メモリ１ｏから
アドレスＶＡ４に対応するデータが読み込まれデータ線
ＤＤ２へ出力される。これにより各プロセッサＰ１０Ｐ
ｔは並列動作が可能となる。

第６図は命令用のアドレス変換バッファとキャッシュを
含むメモリ５０−１・・・５０−ｎを１り一ド１ライト
ポートメモリで構成し、データ用のアドレス変換バッフ
ァメモリ１２Ａをｍリード１ライトポートメモリで構成
し、データ用のキャッシュ１４Ａ−１・・・１４Ａ−ｍ
をｍ個のバンクに分割し、各バンクを１リード１ライト
メモリで構成し、各メモリ５０−１〜５０−ｎをマルチ
プレクサ４８に接続し、このマルチプレクサ４８の出力
とバッファメモリ１２Ａとキャッシュメモリ１４Ａ−１
・・・１４Ａ−ｍをマルチプレクサ４６で接続し。

マルチプレクサ４６を主メモリ１０に接続したものであ
る。

本実施例によれば、一般に命令用キャッシュメモリは書
き換えることが少いため、命令用キャッシュを高価なマ
ルチポートメモリで構成する必要がないので、部品コス
トの低減に寄与することができる。

第７図は、複数のプロセッサＰ□・・・Ｐｎをデータ処
理装置２２に実装する場合、各プロセッサの入出力側に
マルチプレクサ５４．５６を配置し、各プロセッサと命
令用キャッシュメモリＩＣとデータ用キャッシュメモリ
ＤＣとをマルチプレクサ５４．５６を介して接続し、命
令用アドレス変換バッファメモリＩＴＬＢ、命令用キャ
ッシュメモリＩＣ，データ用アドレス変換バッファメモ
リＤＴＬＢ、データ用キャッシュメモリＤＣをそれぞれ
マルチプレクサ５２を介して主メモリ１０と接続する構
成を採用すれば、各プロセッサから各キャッシュメモリ
へのアクセスを並列して行うことができると共に、主メ
モリ１０に対するアクセスをマルチ処理に従って行うこ
とができる。

第８図にはプロセッサｉの内部構成が示されている。

本実施例におけるプロセッサは、２つの命令デコーダＤ
ＥＣ１，ＤＥＣ２，２つの演算器ＡＬｔＪ、。

ＡＬＵ、、４出力２人カタイプのレジスタファイルＲＦ
、第１メモリアドレスレジスタＭＡＲ，、第１メモリデ
ータレジスタＭＤＲ１、第２メモリアドレスレジスタＭ
ＡＲ，、第２メモリデータレジスタＭＤＲ，、レジスタ
ＭＡＲ，、ＭＡＲ２がそれぞれアドレス線Ａ１０、Ａ、
１に接続され、レジスタＭＤＲ１，ＭＤＲ２がそれぞれ
データ線Ｄ　ｉ　ＩＩ　ＩＤｏに接続され、デコーダＤ
ＥＣＩがＩＢＲｌを介してアドレス線Ａ１０に接続され
、デコーダＤＥＣ２がＩＢＲ，を介してデータ線Ｄ１１
に接続されている。

本実施例におけるプロセッサは、内蔵する２つの演算器
ＡＬｔＪ、、ＡＬＵ、がレジスタＭＡＲ，。

ＭＡＲ，を用いて独立にメモリをアクセスすることがで
きる。このため、単一のプロセッサが同時に複数の命令
を処理し、かつ複数のプロセッサが並列処理を実行する
ことができ、データの処理速度の向上に寄与することが
できる。

〔発明の効果〕

以上説明したように、本発明によれば、アドレス変換バ
ッファメモリのリードポートをマルチポートで構成する
と共にキャッシュメモリを複数のバンクに分割し、複数
のプロセッサによるアクセスを並列に実行することがで
きるようにしたため、複数のプロセッサ間で共有データ
が多く存在する場合でも、キャッシュメモリのヒツト率
を高めることができ、複数のプロセッサによる並列処理
が可能となり、データの処理速度の向上に寄与すること
ができる。またキャッシュメモリをＩ　Ｕ−ド１ライト
ボートメモリで構成すれば、チップサイズを小さくする
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の全体
構成図、第２図は２リード１ライトボートメモリの構成
図、第３図はｎリード１ライトポートメモリの構成図、
第４図は命令用データ選択回路の具体的構成図、第５図
はデータ選択回路の具体的構成図、第６図はデータ用ア
ドレス変換バッファにマルチポートメモリを使用したと
きの構成図、第７図は普通のプロセッサをマルチプレク
サを介して主メモリに接続する場合の構成図、第８図は
プロセッサの具体的構成図である。 １０・・・主メモリ、１２・・・アドレス変換バッファ
メモリ、１４−１・・・１４−ｎ・・・１リード１ライ
トキヤツシユメモリ、１６・・・バンク選択回路、１８
−１・・・１８−ｎ・・・データ選択回路、２０−１・
・・２０−ｎ・・・プロセッサ、２２・・・データ処理
装置。

Claims (1)

1. 【特許請求の範囲】 １、アドレス情報を出力する複数のプロセッサと、少く
   とも複数のリードポートを有し各プロセッサからのアド
   レス情報を指定のアドレスに変換するアドレス変換バッ
   ファと、データ格納エリアが複数のバンクに分割された
   キャッシュメモリと、各プロセッサからのアドレス情報
   により指定のバンクを選択するバンク選択手段と、バン
   ク選択手段により選択されたバンク内にデータが存在す
   るか否かを各プロセッサのアドレス情報とアドレス変換
   バッファの出力情報に従って判定する判定手段と、判定
   手段により肯定の判定結果が得られたときにバンク選択
   手段により選択されたバンク内のデータを指定のプロセ
   ッサへ転送するデータ選択手段とを備えているデータ処
   理装置。 ２、アドレス情報を出力する複数のプロセッサと、少く
   とも複数のリードポートを有し各プロッセサからの命令
   用アドレス情報を指定の命令用アドレスに変換する命令
   用アドレス変換バッファと、少くとも複数のリードポー
   トを有し各プロセッサからのデータ用アドレス情報を指
   定のデータ用アドレスに変換するデータ用アドレス変換
   バッファと、データ格納エリアが複数の命令用バンクに
   分割された命令用キャッシュメモリと、データ格納エリ
   アが複数のデータ用バンクに分割されたデータ用キャッ
   シュメモリと、各プロセッサからの命令用アドレス情報
   により指定の命令用バンクを選択する命令用バンク選択
   手段と、各プロセッサからのデータ用アドレス情報によ
   り指定のデータ用バンクを選択するデータ用バンク選択
   手段と、命令用バンク選択手段により選択されたバンク
   内にデータが存在するか否かをプロセッサからの命令用
   アドレス情報と命令用アドレス変換バッファの出力情報
   に従って判定する命令用判定手段と、データ用バンク選
   択手段により選択されたバンク内にデータが存在するか
   否かをプロセッサからのデータ用アドレス情報とデータ
   用アドレス変換バッファの出力情報に従って判定するデ
   ータ用判定手段と、命令用判定手段により肯定の判定結
   果が得られたときに命令用バンク選択手段により選択さ
   れたバンク内のデータを指定のプロセッサへ転送する命
   令用データ選択手段と、データ用判定手段により肯定の
   判定結果が得られたときにデータ用バンク選択手段によ
   り選択されたバンク内のデータを指定のプロセッサへ転
   送するデータ用データ選択手段とを備えているデータ処
   理装置。 ３、アドレス変換バッファのアドレス変換領域は仮想ペ
   ージと物理ページに分割され、キャッシュメモリのメモ
   リ領域は物理ページとデータに分割されており、バンク
   選択手段は各プロセッサからのアドレス情報により指定
   のバンクの物理ページの情報を選択する第１セレクタで
   構成され、判定手段は各プロセッサからのアドレス情報
   とアドレス変換バッファの仮想ページの情報とを比較し
   てアドレス変換が成功したか否かを判定する第１コンパ
   レータと、第１セレクタの出力情報とアドレス変換バッ
   ファの物理ページの情報とを比較して物理ページのデー
   タがキャッシュ内に存在するか否かを判定する第２コン
   パレータと、第１コンパレータと第２コンパレータから
   共に肯定の判定結果が得られたか否かを判定する第３コ
   ンパレータから構成され、データ選択手段は、各プロセ
   ッサからのアドレス情報により指定のバンク内のデータ
   を選択する第２セレクタと、第３コンパレータから肯定
   の判定結果が出力されたときに第２セレクタの選択によ
   るデータを指定のプロセッサへ転送する第３セレクタと
   から構成されているデータ処理装置。 ４、バンク選択手段は、バンクの指定が複数のプロセッ
   サ間で重複したときには、指定の優先順位に従ってバン
   クを選択してなる請求項１、２または３記載のデータ処
   理装置。 ５、アドレス変換バッファは複数のリードポートと少く
   とも１つのライトポートを備えている請求項１、２、３
   または４記載のデータ処理装置。 ６、キャッシュメモリの各バンクは１リードポート１ラ
   イトポートメモリで構成されている請求項５記載のデー
   タ処理装置。 ７、命令用アドレス変換バッファと命令用キャッシュメ
   モリは１リードポート１ライトポートを備え、データ用
   アドレス変換バッファは複数のリードポートと少くとも
   １つのライトポートを備えて構成されている請求項２記
   載のデータ処理装置。 ８、各プロセッサは、複数の演算器と、アドレス線とデ
   ータ線に接続された複数の命令デコーダと、各プロセッ
   サと情報の授受を行う複数ポートのレジスタファイルと
   、各演算器とレジスタファイルに接続された複数のメモ
   リアドレスレジスタと、各演算器とレジスタファイルに
   接続された複数のメモリデータレジスタとから構成され
   ている請求項１〜７のうちいずれか１つの項に記載のデ
   ータ処理装置。 ９、各構成要素が単一の半導体集積回路基板上に実装さ
   れている請求項１〜８のうちいずれか１つの項に記載の
   データ処理装置。 １０、データ処理装置と主メモリとがアドレス線とデー
   タ線を含むバスラインを介して接続されているデータ処
   理システムにおいて、請求項１〜９のうちいずれか１つ
   の項に記載のデータ処理装置にマルチプレクサを設け、
   アドレス変換バッファと主メモリとをマルチプレクサを
   介して接続し、キャッシュメモリと主メモリとをマルチ
   プレクサを介して接続してなるデータ処理システム。 １１、データ選択手段は、判定手段により否定の判定結
   果が得られたときに主メモリからのデータを特定のプロ
   セッサへ転送してなる請求項１０記載のデータ処理シス
   テム。