JPH04117582A - 図形描画装置及び図形描画方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ワードプロセッサ、ディスクトップパブリッ
シング（以下、ＤＴＰと略記する。）、またはワークス
テーションなどのコンピュータグラフィックにおける線
を描画する図形描画装置に関する。

（ロ）従来の技術 ワードプロセッサ、ＤＴＰ等のシステムにおいて、各種
文字、記号等の高品位化が要求されている。しかしドツ
トフォントで大きさの異なる文字を持つことは、フォン
ト容量が膨大になり好ましくない。そのため、文字の輪
郭情報のみ記憶しておき、表示または印字する際には輪
郭情報に基き、図形描画装置にて輪郭を描き内側を塗り
つぶすいわゆるアウトラインフォントにより、文字を表
示または印字することが行なわれている。

上述した文字の輪郭は、いくつかの直線に分けて描画さ
れる。そして、各直線はプレゼンハムアルゴリズム等を
用いた図形描画装置により演算され画素ビットが作成さ
れる。その画素ビットを画像メモリに書き込むことによ
り線の描画を行なっている。

ところで、従来プロセッサ等を用いた図形描画装置と画
像メモリの動作速度を比較すると、図形描画装置の方が
格段に速度が速い。そのため、図形描画装置は、画像メ
モリの動作速度に合わせている。すなわち、画像メモリ
の読み出し及び書き込みのメモリサイクルに合わせて動
作スピードを調整し、各種の基本図形をメモリの１サイ
クルごとに１ドツトづつ描画し、そして、ｌサイクルづ
つ読み出したものを図形描画装置の処理するビット幅の
応じた数だけ全て論理和して、画像メモリの同一アドレ
スに書き込むことにより、線描画が行われている。

（ハ）発明が解決しようとする課題 上述した従来の図形描画装置においては、画像メモリの
読み出し及び書き込みのメモリサイクルと動作速度がネ
ックとなり、図形描画装置を構成するプロセッサの処理
速度が速くても、画像メモリのメモリサイクル並びに動
作速度に合わせて、１ドツトづつ描画しなければならず
、図形描画に時間がかかるという問題があった。しかも
速度の向上もメモリの速度に依存し、高速メモリが必要
などメモリに制約があり、高速化を図るためには、高価
なメモリの使用を余儀なくされている６本発明は上述し
た従来の問題点を解消すべくなされたものにして、メモ
リのサイクル並びに動作速度に無関係で短時間に描画処
理が可能な図形描画装置を提供することをその課題とす
る。

（ニ）課題を解決するための手段 本発明は、線分の始点及び終点データを設定する手段、
始点及び終点データに従って線分を作成する線描画手段
、この線描画手段にて作成された画素データを記憶する
画像メモリ、画素データのＸ、Ｙ方向の両アドレスの変
化を検出するアドレス検出手段、前記画素データのビッ
ト数を検出する手段、前記画像メモリのサイクルタイム
と線描画手段の処理サイクルタイムの比により一括して
処理するビット数を決定する処理ビット数決定手段、を
備え、前記アドレス検出手段により、一括処理可能な方
向以外のアドレス変化を検出するが、または前記画素デ
ータのビット数が処理ビット数決定手段のビット数と一
致した際、前記画素データを一括して画像メモリに書き
込むことを特徴とする。

（ホ）作用 本発明によれば、１回の画像メモリの読み出し及び書き
込みサイクルに対して、複数ドツトを同時に描画できる
。従って、描画速度を画像メモリのサイクルに無関係に
同時に描画するドツト数を増加させることにより向上さ
せることができる。

（へ）実施例 以下、本発明の実施例につき図面に従い説明する。

第１図は、本発明の一実施を示すブロック回路図である
。

第１図において、１は画像メモリであり、この画像メモ
リｌは第３図に示すように、プロセッサの処理ビット数
に合わせてＸ方向の１アドレスに８ビツトづつ、Ｙ方向
の１アドレスに対してはｌビットづつメモリマツピング
されている。

３０は画像メモリ１の書き込み及び読み出しアドレスを
設定するためのアドレス演算部であり、アドレスデータ
を格納するアドレスレジスタ２、アドレスを算出するた
めのパラメータが格納されるランダムアクセスメモリ（
以下、ＲＡＭと略記する。）からなるアドレスメモリ６
、およびこのアドレスメモリ６からのデータを加減算し
、アドレスを演算するアドレス演算回路５を備え、アド
レス演算回路５にてアドレス演算されたアドレスデータ
がアドレスレジスタ２及びアドレスメモリ６へ再格納さ
れる。

３は画像メモリｌの書き込み及び読み出しのデータを格
納するデータレジスタである。

一方アドレス演算回路５からはデータバス４ヘアドレス
が変化する毎にキャリー出力を出力し、このキャリー出
力がバス４を介してコントローラ１４に入力される。

コントローラ１４はこのキャリー出力により、画像メモ
リ１のアドレス変化を検出する。

アドレスメモリ６の出力はメモリの各アドレスにより画
像メモリｌに描画すべきドツト配列が記憶されたリード
・オンリ・メモリ（以下、ＲＯＭと略記する。）７．８
に与えられる。このＲＯＭ７は第９図（ａ）に示すよう
に、アドレス（ＳＸＬ）に対する配列（ＭＲＭＬ）が記
憶され、ＲＯＭ８は第９図（ｂ）に示すようにアドレス
（ＳＸＲ）に対して配列（ＭＲＭＲ）が記憶されている
。

この両ＲＯＭ？、８からの出力はアンド回路９、マルチ
プレクサｌＯ１及びオア回路１２を介して画像データ処
理ＲＡＭＩＩに書き込まれ、このＲＡＭＩＩから第４図
に示す描画すべき線のドツトデータがデータレジスタ３
に格納される。

４０は線描画処理回路で、プレゼンハムアルゴリズムに
基いて描画ドツトを演算するもので、レジスタ１７．１
８．２０およびマルチプレクサ１６．１９並びに加減算
器１５より構成される。

２２は線描画の演算に用いられる各パラメータが格納さ
れるパラメータＲＡＭであり、外部よりデータバス４を
介して入力される始点及び終点デーＪ　（ＸＳ、ＹＳ）
（ＸＥ、ＹＥ）並びにコノ両データに基くブレゼンハム
アルゴリズムのパラメータが格納される。更に、このパ
ラメータＲＡＭ２２には、コントローラ１４にて算出さ
れた画像メモリｌのメモリサイクルタイムと線描画回路
４０の処理サイクルタイムの比により決定される一括し
て画像メモリ１に書き込まれる処理ビット数（ＣＮＴＥ
）が設定される。

１３は線描画回路４０の処理サイクル数をカウントする
カウンタ、２１は加減算器であり、パラメータＲＡＭ２
２の各データを演算し、各パラメータをパラメータＲＡ
Ｍ２２に再格納する。

２３は第５図に示す線方向ベクトルのデータが格納され
るＤＩＲレジスタである。

次に、本発明の動作につき更に説明する。

本実施例の画像メモリ１は第３図に示すように、Ｘアド
レスｌに対して８ビツトすなわち１バイトに割り付けら
れている。従って、例えば、第３図に示すように、Ｘ方
向の１アドレスに３ビツトづつドツトを描画する場合、
従来においては、Ｘ方向のＮｏ、　ｌのアドレスとＸ方
向のＮｏ、　５のアドレスを３回アドレス指定し、読み
出して論理和をとって再書き込みを行なう処理が行なわ
れている。これに対して、本発明においては、メモリサ
イクルと線描画処理回路４０の処理サイクルとの比によ
って決定される処理ビット数だけ、一括して画像メモリ
ｌに書き込むものである。

本実施例においては、第７図に示すように１メモリサイ
クルに対して、線描画回路４０の速度が３回の処理が可
能であるとし、１メモリサイクルに３回の演算を行なう
ものとする。

而して、画像メモリｌのアドレスのアクセス条件が第８
図に示すように、ハツチングを施したドツトが矢印方向
に変化した場合コントローラ１４は画像メモリ１に線ド
ツトデータを書き込むように１１Ｊ御する。すなわち、
アドレスが第８図（ａ）に示すように、Ｘ方向に変化す
る場合、また同図（ｂ）に示すようにＸ方向のアドレス
が変化する場合、或は同図（Ｃ）に示すように、１つ前
のメモリアクセスからの線描画処理回路４０の処理サイ
クルタイムの合計がメモリサイクルに等しくなった時、
本実施例においては３回の処理が終った時に、夫々画像
メモリｌをアクセスして画像メモリｌにデータレジスタ
３から線描画ドツトを書き込む。

さて、上述した動作を第１図を参照して説明すると、先
ず線分の始点（ＸＳ、ＹＳ）及び終点データ（ＸＥ、Ｙ
Ｅ）を外部よりデータバス４を介して、パラメータＲＡ
Ｍ２２の夫々の領域に格納するとともに、このデータに
基きブレゼンハムアルゴリズムの各パラメータが演算さ
れ、夫々パラメータＲＡＭ２２の所定領域に格納される
。この一連の作業はコントローラ１４の制御の下で実行
される。

更に、このパラメータＲＡＭ２２には図形描画処理回路
４０の処理サイクルタイムを１としたときのメモリサイ
クルタイムとの比が変数ＣＮＴＥとして与えられる。本
実施例においては３が格納されている。

このパラメータ２２から各データがブレゼンハムアルゴ
リズムに基いて線を描画する線描画回路４０の各レジス
タ１７．１８及び２０に与えられる。このレジスタ１７
．１８．２０にて後述するディジタル微分解析（ＤＤＡ
）により線分の各描画ドツトが演算され、マルチプレク
サ１６及び加減算器１５を介してコントローラ１４に与
えられる。コントローラ１４はこの作成データをアドレ
ス演算部３０に与える。

アドレス演算部３０においては、上述の作成データをア
ドレスメモリ６に入力し、このアドレスメモリ６に入力
されたデータと前回に入力されたデータとが比較され、
上述したアドレスの変化があるか否かコントローラ１４
は判断する。

またカウンタ１３には描画処理回路４０の処理サイクル
数がカウントされる。すなわち、描画処理回路４０が処
理する毎にカウンタ１３がカウントアツプされ、このカ
ウンタ１３の値とパラメータＲＡＭ２２のＣＮＴＥの値
が比較される。

そして、描画処理回路４０からの作成データが前述した
第８図に示すアクセス条件を満足すると、アドレス演算
部３０にて作成された画像メモリ１のアドレスをアクセ
スするとともに、ＲＯＭ７．８をアクセスしその両配列
パターンをアンド回路９でアンドした描画ドツトをデー
タレジスタ３を介して画像メモリ１に書き込むことによ
り、ｌメモリサイクル内に複数ドツトを一度に画像メモ
リｌに書き込まれる。そして、第６図に示すように、画
像メモリｌ内に線が描画される。

次に本実施例の動作につき第１Ｏ図のフローチャートに
従い更に説明する。

動作を開始すると、ステップＳｌにおいて、各レジスタ
並びにパラメータＲＡＭ２２を初期化し、更に、パラメ
ータＲＡＭ２２のＣＮＴＥに一括して画像メモリｌに描
画できるビット数を書き込み、ステップＳ２へ進む。

ステップＳ２において、線描画のために外部よりデータ
バス４を介して入力された始点（ＸＳ、ＹＳ）及び終点
（ＸＥ％ＹＥ）のデータをパラメータＲＡＭ２２の所定
領域に格納する。

続いて、プレゼンハムアルゴリズムに基きＸ座標とＹ座
標の始点と終点間の距離を求める。すなわち、ＤＸ＝Ｘ
Ｅ−ＸＳ、ＤＹ＝ＹＥ−ＹＳ（７）演算が行なわれ、そ
の演算結果がパラメータＲＡＭ２２の所定領域に格納さ
れる。そして、第５図に示す線ベクトルの方向を示すＤ
ＩＲを二進数で標記したフラグの３ビツト目に相当する
フラグＦＬｌを”　１″と仮定し、パラメータＲＡＭ２
２に格納しステップＳ４へ進む。

ステップＳ４において、ＤＹが正か負か判断され、負の
場合にはステップＳ５に進み、ＤＹに”−１′°をかけ
てその値をパラメータＲＡＭ２２の所定領域に再格納し
、フラグＦＬＩを０″に設定した後、ステップＳ６に進
む。

ステップＳ４において、ＤＹが正の場合はそのままステ
ップＳ６へ進む。

ステップＳ６において、ＤＸが正か負か判断され、負の
場合にはステップＳ７に進み、ＤＸに”−１″をかけて
その値をパラメータＲＡＭ２２の所定領域に再格納し、
ＤＩＲを二進数で標記したフラグの２ビツト目に相当す
るフラグＦＬ２を”１″に設定した後ステップＳ８へ進
む。

ステップＳ６において、ＤＸが正の場合はそのままステ
ップＳ８へ進む。

ステップＳ８において、Ｘ方向とＹ方向の傾きがどちら
が大きいか、すなわち、ＤＸ＜ＤＹを判断し、Ｙ方向の
傾きが大きい（ＤＸ＜ＤＹ）場合、ステップＳ９におい
て、ＤＸとＤＹを入れ替え、ＤＩＲを二進数で標記した
フラグの１ビツト目に相当するフラグＦＬ３を”ビに設
定した後、ステップＳ１０へ進む。

またＸ方向の傾きが大きい、すなわちＤＸがＤＹより大
きい場合にはそのままステップＳＩＯへ進む。このとき
ＦＬ３は初期設定のままの０″である。

そして、ステップＳＩＯにおいて、線方向ベクトルＤＩ
Ｒを求めてその値をＤＩＲレジスタ″？３へ格納し、更
にプレゼンハムアルゴリズムに基くパラメータのＣ０Ｎ
５２を算出して、対応のレジスタ１７に格納する。

更にステップＳｉｔにおいて、プレゼンハムアルゴリズ
ムのパラメータの誤差Ｅ及びＣ０Ｎ５Ｌを算出し、夫々
対応のレジスタ１８．２０に格納しステップ３１２へ進
む。

ステップＳ１２において、パラメータＲＡＭ２２のＸ、
Ｙ領域に夫々ｘＳ％ＹＳを格納するとともに、絶対アド
レスＳＸを求めパラメータＲＡＭ２２の所定領域に格納
し、ステップＳ１３へ進む。

ステップ３１３において、線分カウンタＣ１をカウント
アツプし、そのカウント値をパラメータＲＡＭ２２の所
定領域に格納する。

続いて、ステップＳ１４において、線描画処理回路４０
の処理サイクル数をカララントするカウウンタ１３をカ
ウントアツプし、ステップＳ１５へ進む。

ステップＳ１５においては、アドレスメモリ６の領域ｘ
Ｏ及びＹにパラメータＲＡＭ２２のＸ及びＹの値を格納
し、画像メモリｌのアドレスを演算する。そして、アド
レスメモリ６のｘＯの下位ビットによりＲＯＭ７がアク
セスされる。すなわち、この下位ビットが第９図（ｂ）
のＳＸＨに相当する。

そして、ステップＳ１６において、サブルーチンＤＤＡ
Ｉを呼び出す。サブルーチンＤＤＡｌは第１１図（ａ）
に示すように、ディジタル微分解析（ＤＤＡ）により、
線方向ベクトル（Ｄ　Ｉ　Ｒ）に対して、次描画のＸＹ
アドレスを求め、このアドレスをアドレス演算部３０に
逐次与え、アドレスメモリ６を書き換える。サブルーチ
ンＤＤＡ　１が終了すると、ステップＳ１７へ進む。こ
のとき第８図（ａ）に示す条件が発生するときはパラメ
ータＲＡＭ２２のフラグＦＬが”１′′に設定される。

ステップＳ１７においては、プレゼンハムアルゴリズム
に基いて、レジスタ２０の値が”Ｏ″より大きいか否か
判断され、′０”より大きい場合はステップＳ１８へ進
み、小さい場合にはステップＳ１９に進む。

ＥがＯ”より大きい場合には、ステップ８１８において
、サブルーチンＤＤＡ２を呼び出すとともに、レジスタ
２のＥの値とレジスタ１８の値を加算器１５にて加算し
、レジスタ２０に再格納する。サブルーチンＤＤＡ２は
第１１図（ｂ）に示すように、ディジタル微分解析によ
り、線方向ベクトル（Ｄ　Ｉ　Ｒ）に対して、次描画の
ＸＹアドレスを求め、このアドレスをアドレス演算部３
０に逐次与え、アドレスメモリ６を書き換える。サブル
ーチンＤＤＡ２が終了すると、ステップＳ２０へ進む、
このとき第８図（ａ）に示す条件が発生するときはパラ
メータＲＡＭ２２のフラグＰＬが１″に設定される。

一方、ステップＳ１９においては、プレゼンハムアルゴ
リズムに基いて、レジスタ２０の値とレジスタ１７の値
を加算器１５により加算し、その値をレジスタ２０に再
格納し、ステップＳ２０に進む。

ステップＳ２０において、新しく算出したＸアドレスの
絶対アドレスを求めステップＳ２１に進む。

ステップＳ２１において、カウンタ１３の値ＣＮＴと１
を比較し、ＣＮＴが１と等しい、すなわちそのＹ座標の
Ｘアドレスの最初となるとステップＳ２２に進む。

ステップＳ２２においては、アドレスメモリ６に格納さ
れたｘＯの下位ビットによりＲＯＭ７がアクセスされる
。すなわち、この下位ビットが第９図（ａ）のＳＸＬに
相当する。そして、ステップＳ２３に進む。

一方、ステップＳ２１において、ＣＮＴとＣＮＴＥが等
しくない場合にはそのままステップＳ２３に進む。

ステップＳ２３においては、第８図に示す条件を満足す
るか否か、すなわち、一括して画像メモリ１に描画ドツ
トを書き込むために画像メモリ１をアクセスするか否か
が判断される。そして、第８図に示すいずれかの条件を
満足するとステップＳ２４に進み、いずれも満足しない
場合にはステップＳ２６へ進む。

ステップＳ２４において、画像メモリ１の物理アドレス
を求め、そして、ｘＯの下位ビットによりＲＯＭ８をア
クセスする。この下位ビットが第９図（ｂ）のＳＸＲに
相当する。更に、カウンタ１３をクリアし、ステップＳ
２５に進む。

ステップＳ２５において、画像メモリｌに算出した描画
ドツトを一括して書き込む。すなわち、第４図に示すよ
うに、ＲＯＭ？、８の出力がアンド回路９、オア回路１
２を介してデータ処理ＲＡＭ１ｌに書き込まれていたデ
ータがデータレジスタ３から、アドレス演算部３０でア
ドレス指定された領域に書き込まれる。例えば第３図お
よび第６図の例においてはＸアドレス１．Ｙアドレス５
の領域に３ドツトが１メモリサイクルで一括して描画さ
れる。

その後、ステップＳ２６においては、線描画のカウンタ
値Ｃ１がＤＸと等しくなったか否か判断され、等しくな
っていない場合には線分が描画されていないので、ステ
ップＳ１３に戻り前述の動作を繰り返す。また等しくな
ったときには線分の描画が終了したので、ステップＳ２
７へ進む。

そして、ステップＳ２７において、終点の物理アドレス
を求め、ステップＳ２８において、終点のドツトを画像
メモリ１に描画することにより動作を終了する。

第２図は本発明の第二の実施例を示すもので、第１図の
実施例と相違するところは、第１図のものにおいては、
ドツト配列を二つのＲＯＭ７．８に記憶せしめ、その両
者の値をアンド回路１０で論理積をとっているのに対し
て、第二の実施例のものにおいては、第９図（Ｃ）に示
すパターン配列を有する一個のＲＯＭ７ａを用いて、ア
ンド回路を省略したものであり、その他の構成は第１図
のものと同じである。

第１２図は第２図に示した本発明の第二の実施例の動作
を示すフローチャートである。上述したように、第一の
実施例と第二の実施例とはドツト配列を記憶したＲＯＭ
構成のみ相違しているので、このフローチャートにおい
てもその部分のみ相違する。すなわち、ステップ５１５
ａとステップ８２４ａのみ相違すると共に、第１０図の
ステップ８２１．２２が省略されている。この両者のス
テップにおいてもＲＯＭのアクセスが相違するだけであ
り、実質的には第１０図のものと変りはない。

また、その他のステップは第１０図と同じであり、ここ
では同じステップ番号を付し説明を省略する。

（ト）発明の効果 上述したように、本発明によれば、１回の画像メモリの
読み出し及び書き込みサイクルに対して、複数ドツトを
同時に描画できる。従って、描画速度を画像メモリのサ
イクルに無関係に同時に描画するドツト数を増加させる
ことにより向上させることができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック回路図、
第２図は本発明の第二の実施例を示すブロック回路図で
ある。 第３図は本発明に用いられる画像メモリの格納領域を示
す模式図、第４図は画像メモリに書き込むドツトを示す
模式図である。 第５図は線方向ベクトルを示す説明図、第６図は本発明
により線描画を行なった状態を示す模式図、第７図はメ
モリサイクルと演算処理サイクルの関係を示すタイミン
グ図である。 第８図は本発明の画像メモリへの書き込み条件を示す模
式図。 第９図は本実施例のアドレスとドツト配列の関係を示す
図である。 第１０図は本発明の第一の実施例の動作を説明−するフ
ローチャート、第１１図はディジタル微分解析を示すフ
ローチャート、第１２図は本発明の第二の実施例の動作
を説明するフローチャートである。 １・・・画像メモ１ハ　１４・・・コントローラ。 ２２・・・パラメータ、３０・・・アドレス演算部、４
０・・・線描画回路。 第２ 図 第 図 第 図 第１０図（ｂ） Ａ 第１０図（Ｃ） 第１１図（ａ） 第１１図（ｂ） 第１２図（ｂ） 第１２図（Ｃ）

Claims (1)

【特許請求の範囲】
1. （１）線分の始点及び終点データを設定する手段、始点
   及び終点データに従って線分を作成する線描画手段、こ
   の線描画手段にて作成された画素データを記憶する画像
   メモリ、画素データのＸ、Ｙ方向の両アドレスの変化を
   検出するアドレス検出手段、前記画素データのビット数
   を検出する手段、前記画像メモリのサイクルタイムと線
   描画手段の処理サイクルタイムの比により一括して処理
   するビット数を決定する処理ビット数決定手段、とを備
   え、 前記アドレス検出手段により、一括処理可能な方向以外
   のアドレス変化を検出するか、または前記画素データの
   ビット数が処理ビット数決定手段のビット数と一致した
   際、前記画素データを一括して画像メモリに書き込むこ
   とを特徴とする図形描画装置。