JPH04117820A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH04117820A JPH04117820A JP2237469A JP23746990A JPH04117820A JP H04117820 A JPH04117820 A JP H04117820A JP 2237469 A JP2237469 A JP 2237469A JP 23746990 A JP23746990 A JP 23746990A JP H04117820 A JPH04117820 A JP H04117820A
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- JP
- Japan
- Prior art keywords
- signal
- clamp
- video signal
- level
- digital video
- Prior art date
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- Pending
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- Picture Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、ディジタルビデオ、テレビ、液晶デイスプ
レィ、映像メモリなどでアナログ映像信号をディジクル
映像信号に変換するのに使用して好適なＡ／Ｄ変換装置
に関する。
レィ、映像メモリなどでアナログ映像信号をディジクル
映像信号に変換するのに使用して好適なＡ／Ｄ変換装置
に関する。
［従来の技術］
第２図は従来のＡ、 ／ Ｄ変換装置の一例を示すもの
である。
である。
映像信号ＳＶは、通常直流成分が失われた状態で伝送さ
れ（第３図Ａに図示〉、この映像信号ＳＶは端子１を介
してクランプ回路３に供給される。
れ（第３図Ａに図示〉、この映像信号ＳＶは端子１を介
してクランプ回路３に供給される。
また、水平同期信号１（Ｄ（同図Ｂに図示）を少し遅延
させてクランプ信号Ｐ ＣＬ （同図Ｃに図示）が生成
され、このクランプ信号ＰＣＬは端子２を介してクラン
プ回路３に供給される。
させてクランプ信号Ｐ ＣＬ （同図Ｃに図示）が生成
され、このクランプ信号ＰＣＬは端子２を介してクラン
プ回路３に供給される。
クランプ回路３では、クランプ信号ＰＣＬのタイミング
で映像信号Ｓ■がクランプされ、ペデスタルレベルが所
定レベルＶＣＬとされた映像信号ＳＶ′（同図りに図示
）が出力される。
で映像信号Ｓ■がクランプされ、ペデスタルレベルが所
定レベルＶＣＬとされた映像信号ＳＶ′（同図りに図示
）が出力される。
クランプ回路３より出力される映像信号Ｓ■′はＡ／Ｄ
変換器４に供給される。このＡ／Ｄ変換器４には、高圧
側及び低圧側の基準電圧ＶＨおよびＶＬが与えられ、映
像信号Ｓ■′はディジタル信号に変換される。つまり、
Ａ／Ｄ変換器４からは、ディジタル映像信号ＳＶＤが出
力される。
変換器４に供給される。このＡ／Ｄ変換器４には、高圧
側及び低圧側の基準電圧ＶＨおよびＶＬが与えられ、映
像信号Ｓ■′はディジタル信号に変換される。つまり、
Ａ／Ｄ変換器４からは、ディジタル映像信号ＳＶＤが出
力される。
［発明が解決しようとする課題］
上述の構成では、温度変化によりクランプ回路３にドリ
フトが起こり、クランプレベルＶＣＬが変動することが
ある。
フトが起こり、クランプレベルＶＣＬが変動することが
ある。
また、Ａ／Ｄ変換器４においても、基準電圧ＶＨ，ＶＬ
に電源電圧の変動や温度ドリフトが発生ずることがある
。
に電源電圧の変動や温度ドリフトが発生ずることがある
。
このようにクランプレベルＶＣＬや基準電圧ＶＨＶＬが
変動すると、第３図り中のΔＶが変化し、本来一定であ
るべき部分のＡ／Ｄ変換値が変化する。
変動すると、第３図り中のΔＶが変化し、本来一定であ
るべき部分のＡ／Ｄ変換値が変化する。
これは映像信号をディジタル化して処理する場合に大き
な障害となる。
な障害となる。
そこで従来、上述したようなりランプレベルＶＣＬや基
準電圧ＶＨ，ＶＬの変動を除去するため、クランプ回路
３や基準電圧発生回路（図示せず）に補償回路を設ける
ことが行われているが、完全に補償することは非常に困
難であった。
準電圧ＶＨ，ＶＬの変動を除去するため、クランプ回路
３や基準電圧発生回路（図示せず）に補償回路を設ける
ことが行われているが、完全に補償することは非常に困
難であった。
そこで、この発明では、クランプレベルなどの変動によ
る影響を受けずに、良好なＡ／Ｄ変換処理ができるよう
にするものである。
る影響を受けずに、良好なＡ／Ｄ変換処理ができるよう
にするものである。
［課題を解決するための手段］
上述の課題を解決するため、この発明においては、アナ
ログ映像信号をクランプ信号のタイミングでクランプす
るクランプ回路と、このクランプ回路より出力される映
像信号をディジタル信号に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器より出力されるディジタル映像信号をク
ランプ信号のタイミングでラッチするラッチ回路と、Ａ
／Ｄ変換器より出力されるディジタル映像信号よりラッ
チ回路でラッチされた信号を減算する減算器とを備える
ものである。
ログ映像信号をクランプ信号のタイミングでクランプす
るクランプ回路と、このクランプ回路より出力される映
像信号をディジタル信号に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器より出力されるディジタル映像信号をク
ランプ信号のタイミングでラッチするラッチ回路と、Ａ
／Ｄ変換器より出力されるディジタル映像信号よりラッ
チ回路でラッチされた信号を減算する減算器とを備える
ものである。
［作 用コ
上述の構成では、Ａ／Ｄ変換器４からのディジタル映像
信号よりラッチ回路５でラッチされた信号が減算されて
出力される。つまりＡ／Ｄ変換器４からのディジタル映
像信号より、クランプタイミンクの信号、例えばペデス
タルレベルの信号が減算されて出力される。したがって
、減算器６より出力されるディジタル映像信号は、クラ
ンプタイミングの信号が常に０レベルに固定されたもの
となる。
信号よりラッチ回路５でラッチされた信号が減算されて
出力される。つまりＡ／Ｄ変換器４からのディジタル映
像信号より、クランプタイミンクの信号、例えばペデス
タルレベルの信号が減算されて出力される。したがって
、減算器６より出力されるディジタル映像信号は、クラ
ンプタイミングの信号が常に０レベルに固定されたもの
となる。
なお、減算器６でオフセット値を付与することにより、
クランプタイミングの信号を任意のレベルに固定するこ
とも可能となる。
クランプタイミングの信号を任意のレベルに固定するこ
とも可能となる。
［実 施 例コ
以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。この第１図において、第２図と対応する
部分には同一符号を付し、その詳細説明は省略する。
いて説明する。この第１図において、第２図と対応する
部分には同一符号を付し、その詳細説明は省略する。
本例において、Ａ／Ｄ変換器４より出力されるディジタ
ル映像信号ＳＶＤは、減算器６に供給される。
ル映像信号ＳＶＤは、減算器６に供給される。
また、このディジタル映像信号ＳＶＤは、ラッチ回路５
に供給される。このラッチ回路５には、端子２に供給さ
れるクランプ信号ＰＣ１，がラッチパルスとして供給さ
れる。ラッチ回路５では、クランプタイミングでもって
ディジタル映像信号ＳＶＤがラッチされる。つまり、デ
ィジタル映像信号ＳＶＤのペデスタルレベルの信号がラ
ッチされる。
に供給される。このラッチ回路５には、端子２に供給さ
れるクランプ信号ＰＣ１，がラッチパルスとして供給さ
れる。ラッチ回路５では、クランプタイミングでもって
ディジタル映像信号ＳＶＤがラッチされる。つまり、デ
ィジタル映像信号ＳＶＤのペデスタルレベルの信号がラ
ッチされる。
ラッチ回路５でラッチされた信号は減算器６に供給され
る。
る。
減算器６では、Ａ／Ｄ変換器４より出力されるディジタ
ル映像信号ＳＶＤよりラッチ回路５でラッチされる信号
が減算される。
ル映像信号ＳＶＤよりラッチ回路５でラッチされる信号
が減算される。
上述したようにラッチ回路６でラッチされる信号は、デ
ィジタル映像信号ＳＶＤのペデスタルレベルの信号であ
るので、減算器６からは、クランプタイミングの信号、
つまりペデスタルレベルの信号が０レベルに固定された
ディジタル映像信号Ｓ■Ｄ′が出力される。
ィジタル映像信号ＳＶＤのペデスタルレベルの信号であ
るので、減算器６からは、クランプタイミングの信号、
つまりペデスタルレベルの信号が０レベルに固定された
ディジタル映像信号Ｓ■Ｄ′が出力される。
このように本例においては、減算器６よりペデスタルレ
ベルが０レベルに固定されたディジタル映像信号ＳＶＤ
′が出力される。つまり、クランプレベルＶ ＣＬ、基
準電圧Ｖｌｌ、 ＶＬに変動があっても、ペデスタル
レベルが一定レベルとされたディジタル映像信号ＳＶＤ
′を得ることができる。
ベルが０レベルに固定されたディジタル映像信号ＳＶＤ
′が出力される。つまり、クランプレベルＶ ＣＬ、基
準電圧Ｖｌｌ、 ＶＬに変動があっても、ペデスタル
レベルが一定レベルとされたディジタル映像信号ＳＶＤ
′を得ることができる。
なお、減算器６でオフセット値を付与することによりデ
ィジタル映像信号ＳＶＤ′のベデスクルレベルを任意の
レベルに調整できる。これにより輝度調整を簡単に行う
ことができる。
ィジタル映像信号ＳＶＤ′のベデスクルレベルを任意の
レベルに調整できる。これにより輝度調整を簡単に行う
ことができる。
［発明の効果］
以上説明したように、この発明によれば、クランプレベ
ルやＡ／Ｄ変換器の基準電圧に変動があっても、クラン
プタイミングの信号が一定レベルとされたディジタル映
像信号を得ることができる。
ルやＡ／Ｄ変換器の基準電圧に変動があっても、クラン
プタイミングの信号が一定レベルとされたディジタル映
像信号を得ることができる。
したがって、映像信号をディジタル化して処理する場合
に適用して好適なものとなる。また、減算器でオフセッ
ト値を付与することで、クランプタイミングの信号を任
意のレベルに調整できるので、輝度調整を容易に行うこ
とができる。なお、クランプレベルの変動があってもク
ランプタイミングの信号が一定レベルとされるので、ク
ランプ回路にクランプレベルの変動を気にせずに安値な
もの、例えばダイオードクランプ回路を用いることがで
きるという利益もある。
に適用して好適なものとなる。また、減算器でオフセッ
ト値を付与することで、クランプタイミングの信号を任
意のレベルに調整できるので、輝度調整を容易に行うこ
とができる。なお、クランプレベルの変動があってもク
ランプタイミングの信号が一定レベルとされるので、ク
ランプ回路にクランプレベルの変動を気にせずに安値な
もの、例えばダイオードクランプ回路を用いることがで
きるという利益もある。
第１図はこの発明の一実施例を示す構成図、第２図は従
来例の構成図、第３図は各部の波形を示す図である。 ・クランプ回路 Ａ／Ｄ変換器 ラッチ回路 減算器 各部の波形 第３図
来例の構成図、第３図は各部の波形を示す図である。 ・クランプ回路 Ａ／Ｄ変換器 ラッチ回路 減算器 各部の波形 第３図
Claims (2)
- （１）アナログ映像信号をクランプ信号のタイミングで
クランプするクランプ回路と、 上記クランプ回路より出力される映像信号をディジタル
信号に変換するＡ／Ｄ変換器と、上記Ａ／Ｄ変換器より
出力されるディジタル映像信号を上記クランプ信号のタ
イミングでラッチするラッチ回路と、 上記Ａ／Ｄ変換器より出力されるディジタル映像信号よ
り上記ラッチ回路でラッチされた信号を減算する減算器
とを備えてなるＡ／Ｄ変換装置。 - （２）上記減算器で、オフセット値が付与される請求項
１記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237469A JPH04117820A (ja) | 1990-09-07 | 1990-09-07 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237469A JPH04117820A (ja) | 1990-09-07 | 1990-09-07 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117820A true JPH04117820A (ja) | 1992-04-17 |
Family
ID=17015794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237469A Pending JPH04117820A (ja) | 1990-09-07 | 1990-09-07 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613903A (ja) * | 1992-06-26 | 1994-01-21 | Japan Servo Co Ltd | Ａ／ｄ変換装置 |
| JPH08186493A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 直並列型ａ／ｄ変換器のオフセット補正方式 |
-
1990
- 1990-09-07 JP JP2237469A patent/JPH04117820A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613903A (ja) * | 1992-06-26 | 1994-01-21 | Japan Servo Co Ltd | Ａ／ｄ変換装置 |
| JPH08186493A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 直並列型ａ／ｄ変換器のオフセット補正方式 |
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