JPH04118780A - 故障シミュレーション方式 - Google Patents
故障シミュレーション方式Info
- Publication number
- JPH04118780A JPH04118780A JP2238778A JP23877890A JPH04118780A JP H04118780 A JPH04118780 A JP H04118780A JP 2238778 A JP2238778 A JP 2238778A JP 23877890 A JP23877890 A JP 23877890A JP H04118780 A JPH04118780 A JP H04118780A
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- JP
- Japan
- Prior art keywords
- processor
- fault
- processors
- simulation
- circuit
- Prior art date
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マルチプロセッサシステムを用いる故障シミ
ュレーション方式に関する。
ュレーション方式に関する。
Ｃ従来の技術）
従来、同時故障シミュレーションをｍ台（ｍ＞１）のマ
ルチプロセッサ上で実行する方法として、シミュレーシ
ョンの対象となる故障をｍ個の排他的な故障の部分集合
に分割して、各プロセッサに１個の故障の部分集合を割
り当てて故障シミュレーションを実行させるものがある
。この方法では、各プロセッサ間の通信が必要とされな
いから、効率良く並列に同時故障シミュレーションを実
行することができる。
ルチプロセッサ上で実行する方法として、シミュレーシ
ョンの対象となる故障をｍ個の排他的な故障の部分集合
に分割して、各プロセッサに１個の故障の部分集合を割
り当てて故障シミュレーションを実行させるものがある
。この方法では、各プロセッサ間の通信が必要とされな
いから、効率良く並列に同時故障シミュレーションを実
行することができる。
（発明が解決しようとする課題）
しかし、上述の従来の方法では、各プロセッサに、回路
の全接続情報を保持させる必要があるから、大規模な回
路の故障シミュレーションを実行することができない。
の全接続情報を保持させる必要があるから、大規模な回
路の故障シミュレーションを実行することができない。
また、同時故障シミュレーションの速度向上比は、正マ
シンのシミュレーション時間と故障マシンのシミュレー
ション時間との比によって抑えられるから、この比（以
後ｒとする）がプロセッサ台数ｍより小さい場合はプロ
セッサ台数に見合う速度向上比が得られない。
シンのシミュレーション時間と故障マシンのシミュレー
ション時間との比によって抑えられるから、この比（以
後ｒとする）がプロセッサ台数ｍより小さい場合はプロ
セッサ台数に見合う速度向上比が得られない。
本発明の目的は、大規模な回路の故障シミュレーション
を実行することができ、がっ、正マシンのシミュレーシ
ョン時間と故障マシンのシミュレーション時間との比よ
りも大きい速度向上比を得ることができる故障シミュレ
ーション方式を提供することにある。
を実行することができ、がっ、正マシンのシミュレーシ
ョン時間と故障マシンのシミュレーション時間との比よ
りも大きい速度向上比を得ることができる故障シミュレ
ーション方式を提供することにある。
（課題を解決するための手段）
本発明は、互いに通信可能なｍ（ｍ＞１＞台のプロセッ
サからなるマルチプロセッサシステムを用いて故障シミ
ュレーションを実行する方式であって、シミュレーショ
ンの対象となる回路に定義された故障をｎ（ｍ＞ｎ＞１
）個の排他的な故障の部分集合に分割し、前記ｍ台のプ
ロセッサをｋ（ｎ＊ｋ＝ｍ）台毎のｎ個のプロセッサ群
に分割し、前記プロセッサ群毎に前記１個の故障の部分
集合を割り当て、前記シミュレーションの対象となる回
路をに個の部分回路に分割し、該に個の部分回路を各プ
ロセッサ群内の各プロセッサに割り当て、前記プロセッ
サ群のそれぞれで回路分割に基づきながら割り当てられ
た故障の部分集合に関する同時故障シミュレーションを
実行することを特徴とする。
サからなるマルチプロセッサシステムを用いて故障シミ
ュレーションを実行する方式であって、シミュレーショ
ンの対象となる回路に定義された故障をｎ（ｍ＞ｎ＞１
）個の排他的な故障の部分集合に分割し、前記ｍ台のプ
ロセッサをｋ（ｎ＊ｋ＝ｍ）台毎のｎ個のプロセッサ群
に分割し、前記プロセッサ群毎に前記１個の故障の部分
集合を割り当て、前記シミュレーションの対象となる回
路をに個の部分回路に分割し、該に個の部分回路を各プ
ロセッサ群内の各プロセッサに割り当て、前記プロセッ
サ群のそれぞれで回路分割に基づきながら割り当てられ
た故障の部分集合に関する同時故障シミュレーションを
実行することを特徴とする。
（作用）
本発明では、シミュレーションの対象となる回路に定義
された故障をｎ（ｍ＞ｎ＞１）個の排他的な故障の部分
集合に分割し、ｍ台のプロセッサをｋ （ｎ＊ｋ＝ｍ）
台毎のｍ個のプロセッサ群に分ＦＩＬ、プロセッサ群毎
に１個の故障の部分集合を割り当てる。各プロセッサ群
内では、前記シミュレーションの対象となる回路をに個
の部分回路に分割して、前記各プロセッサに部分回路を
割り当てて、前記プロセッサ群内では回路分割に基づき
ながら割り当てられた故障の部分集合に間する同時故障
シミュレーションを実行する。従って、各プロセッサは
己が担当する部分の部分回路に関する接続情報のみを保
持することによってシミュレーションを実行することが
できる。
された故障をｎ（ｍ＞ｎ＞１）個の排他的な故障の部分
集合に分割し、ｍ台のプロセッサをｋ （ｎ＊ｋ＝ｍ）
台毎のｍ個のプロセッサ群に分ＦＩＬ、プロセッサ群毎
に１個の故障の部分集合を割り当てる。各プロセッサ群
内では、前記シミュレーションの対象となる回路をに個
の部分回路に分割して、前記各プロセッサに部分回路を
割り当てて、前記プロセッサ群内では回路分割に基づき
ながら割り当てられた故障の部分集合に間する同時故障
シミュレーションを実行する。従って、各プロセッサは
己が担当する部分の部分回路に関する接続情報のみを保
持することによってシミュレーションを実行することが
できる。
また、一般にに台のプロセッサで回路分割に基づいて並
列処理を行うとき、速度向上比はα＊ｋ（０〈αく１）
である。これに対し、ｎ個のプロセッサ群による、故障
分割に基づいた並列処理ではｎ＜ｒの関係を満足すると
きに速度向上比はｎに近い値になる。従って、本発明で
の速度向上比はα＊ｋ＊ｎ＝α本ｍとなり、ｎ＜ｒ＜α
＊ｍの関係を満足するときに正マシンのシミュレーショ
ン時間と故障マシンのシミュレーション時間の比ｒより
大きくなる。
列処理を行うとき、速度向上比はα＊ｋ（０〈αく１）
である。これに対し、ｎ個のプロセッサ群による、故障
分割に基づいた並列処理ではｎ＜ｒの関係を満足すると
きに速度向上比はｎに近い値になる。従って、本発明で
の速度向上比はα＊ｋ＊ｎ＝α本ｍとなり、ｎ＜ｒ＜α
＊ｍの関係を満足するときに正マシンのシミュレーショ
ン時間と故障マシンのシミュレーション時間の比ｒより
大きくなる。
（実施例）
以下に、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の故障シミュレーション方式の一実施例
を示すブロック図である。故障シミュレーション方式は
、マルチプロセッサシステム１から構成される。マルチ
プロセッサシステム１は、ｍ（ｍ＞１）台のプロセッサ
２を有する。各プロセッサ２は互いに通信可能なように
接続網３で結合されている。各プロセッサ２はｎ個のプ
ロセッサ群ＰＧＭ、・・・、ＰＧｎにグループ化され、
各プｏ−ｔ＝ッ？群ＰＧ１．・・・、ＰＧｎには、に台
のプロセッサ２が含まれている。なお、プロセッサ群の
数ｎとプロセッサ群に含まれているプロセッサ２の数に
とプロセッサ２の総台数ｍとは５以下の関係を満足する
。
を示すブロック図である。故障シミュレーション方式は
、マルチプロセッサシステム１から構成される。マルチ
プロセッサシステム１は、ｍ（ｍ＞１）台のプロセッサ
２を有する。各プロセッサ２は互いに通信可能なように
接続網３で結合されている。各プロセッサ２はｎ個のプ
ロセッサ群ＰＧＭ、・・・、ＰＧｎにグループ化され、
各プｏ−ｔ＝ッ？群ＰＧ１．・・・、ＰＧｎには、に台
のプロセッサ２が含まれている。なお、プロセッサ群の
数ｎとプロセッサ群に含まれているプロセッサ２の数に
とプロセッサ２の総台数ｍとは５以下の関係を満足する
。
ｎ＊ｋ＝ｍ
次に、シミュレーションの対象となる回路の故障はｎ個
の部分集合に分割され、ｎ個の部分集合は各プロセッサ
群ＰＧＩ、・・・、ＰＧｎに割り付けられる。また、シ
ミュレーションの対象となる回路はに個の部分回路に分
割され、ｋ個の部分回路は各プロセッサ２に割り当てら
れる。例えばプロセッサ群ＰＣＩでは、第２図に示すよ
うに、３つのゲート５．６．７が異なるプロセッサ２に
それぞれ割り当てられる。ゲート５でイベント（正マシ
ンイベントおよび故障マシンイベント）が発生したとき
、ゲート５を担当するプロセッサ２はゲート６を担当す
るプロセッサ２およびゲート７を担当するプロセッサ２
にイベントを伝達する。イベントを伝達するとき、ファ
ンアウト表８が用いられる。ファンアウト表８には、第
３図（：示すように、各ファンアウト項目９が記述され
ている。
の部分集合に分割され、ｎ個の部分集合は各プロセッサ
群ＰＧＩ、・・・、ＰＧｎに割り付けられる。また、シ
ミュレーションの対象となる回路はに個の部分回路に分
割され、ｋ個の部分回路は各プロセッサ２に割り当てら
れる。例えばプロセッサ群ＰＣＩでは、第２図に示すよ
うに、３つのゲート５．６．７が異なるプロセッサ２に
それぞれ割り当てられる。ゲート５でイベント（正マシ
ンイベントおよび故障マシンイベント）が発生したとき
、ゲート５を担当するプロセッサ２はゲート６を担当す
るプロセッサ２およびゲート７を担当するプロセッサ２
にイベントを伝達する。イベントを伝達するとき、ファ
ンアウト表８が用いられる。ファンアウト表８には、第
３図（：示すように、各ファンアウト項目９が記述され
ている。
ファンアウト項目９は、ゲートを格納するプロセッサ番
号１０と、ゲート番号１１と、ピン番号１２とからなる
。正マシンおよび故障マシンのイベントを伝達するとき
、各プロセッサ２はファンアウト項目９のプロセッサ番
号１０を参照して、イベントの伝達先のプロセッサの番
号を求める。
号１０と、ゲート番号１１と、ピン番号１２とからなる
。正マシンおよび故障マシンのイベントを伝達するとき
、各プロセッサ２はファンアウト項目９のプロセッサ番
号１０を参照して、イベントの伝達先のプロセッサの番
号を求める。
次に、第４図に基づき動作処理について説明する。第４
図は本発明における処理の概略を示す流れ図である。な
お、この説明では遅延モデルとして標準遅延モデルを用
いているが、他の遅延モデルを適用することもできる。
図は本発明における処理の概略を示す流れ図である。な
お、この説明では遅延モデルとして標準遅延モデルを用
いているが、他の遅延モデルを適用することもできる。
まず、ステップ１３では、すべてのプロセッサ２で同期
が行われる。前記同期は各タイムステップに含まれるイ
ベントの処理め完了毎に行われる。
が行われる。前記同期は各タイムステップに含まれるイ
ベントの処理め完了毎に行われる。
次に、ステップ１４では、他のプロセッサから伝達され
た正マシン並びに故障マシンイベントが、通信バッファ
から取り出され、伝達先のゲートの故障リストの更新、
並びにシミュレートすべきゲートの実行キューの登録が
行われる。
た正マシン並びに故障マシンイベントが、通信バッファ
から取り出され、伝達先のゲートの故障リストの更新、
並びにシミュレートすべきゲートの実行キューの登録が
行われる。
他のプロセッサからのイベントの処理が終了した後、ス
テップ１５への移行が行われる。ステップ１５では、該
タイムステップにおいてシミュレートするべき正マシン
並びに故障マシンが取り出され、故障シミュレーション
が実行される。
テップ１５への移行が行われる。ステップ１５では、該
タイムステップにおいてシミュレートするべき正マシン
並びに故障マシンが取り出され、故障シミュレーション
が実行される。
次に、ステップ１６では、該タイムステップの処理を終
えると、タイムステップを更新し、バタンの区切りの場
合は、検出された故障マシンの削除を行う。
えると、タイムステップを更新し、バタンの区切りの場
合は、検出された故障マシンの削除を行う。
ステップ１７では、故障マシンが全て削除されたか否か
、およびバタンか終了されたか否かを判定する。故障マ
シンかすべて削除されたときまたはバタンか終了してい
るとき、処理は終了される。
、およびバタンか終了されたか否かを判定する。故障マ
シンかすべて削除されたときまたはバタンか終了してい
るとき、処理は終了される。
終了していないときには、ステップ１８への移行が行わ
れる。ステップ１８では、新しい、タイムステップの正
マシンイベント並びに故障マシンイベントが取り出され
る。ステップ１９では、新しいイベントに相当するゲー
トのファンアウト項目９のプロセッサ番号１０から、伝
達先が該プロセッサと同一であるか否かを判定する。同
一であれば、ゲートの故障リストの更新、並びにシミュ
レートすべきゲートの実行キューの登録が行われる（ス
テ・ツブ２０）、同一プロセッサで無ければ、その正マ
シンイベント並びに故障マシンイベントが伝達先のゲー
トを保持するプロセッサに送信される（ステップ２１）
。
れる。ステップ１８では、新しい、タイムステップの正
マシンイベント並びに故障マシンイベントが取り出され
る。ステップ１９では、新しいイベントに相当するゲー
トのファンアウト項目９のプロセッサ番号１０から、伝
達先が該プロセッサと同一であるか否かを判定する。同
一であれば、ゲートの故障リストの更新、並びにシミュ
レートすべきゲートの実行キューの登録が行われる（ス
テ・ツブ２０）、同一プロセッサで無ければ、その正マ
シンイベント並びに故障マシンイベントが伝達先のゲー
トを保持するプロセッサに送信される（ステップ２１）
。
この処理は該タイムステップにスゲジュールされている
全てのイベントに対して行われ、再び全プロセッサで同
期が行われる（ステップ２２．ステップ１３）。
全てのイベントに対して行われ、再び全プロセッサで同
期が行われる（ステップ２２．ステップ１３）。
（発明の効果）
以上に説明したように、本発明によれば、各プロセッサ
は己が担当する部分の部分回路に関する接続情報のみを
保持することによってシミュレーションを実行すること
ができるから、大規模な回路の故障シミュレーションを
実行することができる。また、正マシンのシミュレーシ
ョン時間と故障マシンののシミュレーション時間との比
よりも大きい速度向上比を得ることができる。
は己が担当する部分の部分回路に関する接続情報のみを
保持することによってシミュレーションを実行すること
ができるから、大規模な回路の故障シミュレーションを
実行することができる。また、正マシンのシミュレーシ
ョン時間と故障マシンののシミュレーション時間との比
よりも大きい速度向上比を得ることができる。
第１図は本発明の故障シミュレーション方式の一実施例
を示すブロック図、第２図は本発明の故障シミュレーシ
ョン方式に適用されるプロセッサ群内の回路分割の概念
を示す図、第３図は本発明の故障シミュレーション方式
に用いられるファンアウト表の一例を示す図、第４図は
本発明の故障シミュレーション方式における処理の概略
を示す流れ図である。 １・・・マルチプロセッサシステム、２・・・プロセッ
サ、３・・・接続網、５，６．７・・・ゲート、ＰＧＩ
〜ＰＧｎ・・・プロセッサ群。
を示すブロック図、第２図は本発明の故障シミュレーシ
ョン方式に適用されるプロセッサ群内の回路分割の概念
を示す図、第３図は本発明の故障シミュレーション方式
に用いられるファンアウト表の一例を示す図、第４図は
本発明の故障シミュレーション方式における処理の概略
を示す流れ図である。 １・・・マルチプロセッサシステム、２・・・プロセッ
サ、３・・・接続網、５，６．７・・・ゲート、ＰＧＩ
〜ＰＧｎ・・・プロセッサ群。
Claims (1)
- 互いに通信可能なｍ（ｍ＞１）台のプロセッサからな
るマルチプロセッサシステムを用いて故障シミュレーシ
ョンを実行する方式であって、シミュレーションの対象
となる回路に定義された故障をｎ（ｍ＞ｎ＞１）個の排
他的な故障の部分集合に分割し、前記ｍ台のプロセッサ
をｋ（ｎ＊ｋ＝ｍ）台毎のｎ個のプロセッサ群に分割し
、前記プロセッサ群毎に前記１個の故障の部分集合を割
り当て、前記シミュレーションの対象となる回路をｋ個
の部分回路に分割し、該ｋ個の部分回路を各プロセッサ
群内の各プロセッサに割り当て、前記プロセッサ群のそ
れぞれで回路分割に基づきながら割り当てられた故障の
部分集合に関する同時故障シミュレーションを実行する
ことを特徴とする故障シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238778A JPH04118780A (ja) | 1990-09-07 | 1990-09-07 | 故障シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238778A JPH04118780A (ja) | 1990-09-07 | 1990-09-07 | 故障シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118780A true JPH04118780A (ja) | 1992-04-20 |
Family
ID=17035140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238778A Pending JPH04118780A (ja) | 1990-09-07 | 1990-09-07 | 故障シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118780A (ja) |
-
1990
- 1990-09-07 JP JP2238778A patent/JPH04118780A/ja active Pending
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