JPH0411955B2 - - Google Patents
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- JPH0411955B2 JPH0411955B2 JP60082517A JP8251785A JPH0411955B2 JP H0411955 B2 JPH0411955 B2 JP H0411955B2 JP 60082517 A JP60082517 A JP 60082517A JP 8251785 A JP8251785 A JP 8251785A JP H0411955 B2 JPH0411955 B2 JP H0411955B2
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- line
- drive
- gate
- memory
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はジヨセフソン効果を用いた記憶回路さ
らに詳しくは記憶セルの駆動回路に関する。この
ようなジヨセフソン記憶回路は液体ヘリウム温度
近辺の極低温で動作し、半導体を用いた記憶回路
では実現できない高速の記録回路が実現できる可
能性を有している。
らに詳しくは記憶セルの駆動回路に関する。この
ようなジヨセフソン記憶回路は液体ヘリウム温度
近辺の極低温で動作し、半導体を用いた記憶回路
では実現できない高速の記録回路が実現できる可
能性を有している。
（従来技術とその問題点）
第３図は従来提案されている記憶回路の記憶セ
ル駆動回路を示している。図において１０，１
１，１２，１３は記憶セル、１４，１５はセルの
駆動線、１６，１７は駆動線１４に挿入され、前
記記憶セル１０，１１と電磁結合しているインダ
クタンス、１８，１９は駆動線１５に挿入され、
前記記憶セル１２，１３と電磁結合しているイン
ダクタンス、２０，２１はそれぞれセル駆動線１
４，１５の駆動ゲート、２０，２３は抵抗、２
４，２５は記憶セルを選択するためのデコード回
路の出力線、２６は駆動ゲートへ直流電流IDCを
バイアス電流として供給するための線路である。
従来回路ではデコード回路の複数の出力線中の１
本、例えば２４がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート２０が電圧
状態にスイツチし、駆動線１４に出力電流が流
れ、インダクタンス１６，１７と電磁結合した記
憶セル１０，１１が書き込み動作、読み出し動作
を行なうことになる。
ル駆動回路を示している。図において１０，１
１，１２，１３は記憶セル、１４，１５はセルの
駆動線、１６，１７は駆動線１４に挿入され、前
記記憶セル１０，１１と電磁結合しているインダ
クタンス、１８，１９は駆動線１５に挿入され、
前記記憶セル１２，１３と電磁結合しているイン
ダクタンス、２０，２１はそれぞれセル駆動線１
４，１５の駆動ゲート、２０，２３は抵抗、２
４，２５は記憶セルを選択するためのデコード回
路の出力線、２６は駆動ゲートへ直流電流IDCを
バイアス電流として供給するための線路である。
従来回路ではデコード回路の複数の出力線中の１
本、例えば２４がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート２０が電圧
状態にスイツチし、駆動線１４に出力電流が流
れ、インダクタンス１６，１７と電磁結合した記
憶セル１０，１１が書き込み動作、読み出し動作
を行なうことになる。
アイビーエム・ジヤーナル・オブ・リサーチ・
アンド・デイベロツプメント誌24巻、２号143ペ
ージ（IBM Journal of Research and
Development vol.24，No.２，p.143）に詳しく述
べられているようにジヨセフソン効果を用いた記
憶セルではインダクタンスとジヨセフソン・ゲー
トからなる超電導ループ中に磁束の形で２進数の
情報を記憶する。記憶セル中に蓄えられる磁束の
大きさは量子化条件から最小でも磁束量子Φ0（＝
2.07PH・ｍＡ）である。第３図の記憶回路におい
て、駆動線１４、あるいは１５を流れる電流のレ
ベルIDCが該駆動線と結合している記憶セルの書
き込み、読み出し動作によつて影響を受けないた
めには、駆動線を流れる出力電流の大きさIDCと、
駆動線中に挿入された１６，１７，１８，１９の
各インダクタンスの持つ自己インダクタンス値LS
の積が、記憶セル中に蓄えられる磁束Φのおよそ
５倍以上であることが必要である。従つて IDC・LS５・Φ５・Φ0 一方、駆動ゲートは電圧状態にスイツチするこ
とで、ジヨセフソン接合のギヤツプ電圧Vg（〜３
ｍＶ）が発生する。従つて、駆動ゲート２０ある
いは２１がスイツチし、各々ｎ個の記憶セルと電
磁結合している駆動線１４、あるいは１５に出力
電流が流れるのに要する時間は τnIDC・LS／Vg5nΦ0／Vg となる。今32×32のアレイ状に配列された記憶セ
ル（1kビツト記憶回路に相当）を考えると、ｎ
＝32なので上記の時間τは最小でも100ps程度に
なる。これは更に記憶容量の大きな記憶回路では
ｎが増大し、駆動線に出力電流が流れる時間、さ
らには記憶回路のアクセス時間も比例増大するこ
とになる。従つて従来例の駆動回路を用い、大容
量でかつ高速の記憶回路を実現することは困難で
あつた。
アンド・デイベロツプメント誌24巻、２号143ペ
ージ（IBM Journal of Research and
Development vol.24，No.２，p.143）に詳しく述
べられているようにジヨセフソン効果を用いた記
憶セルではインダクタンスとジヨセフソン・ゲー
トからなる超電導ループ中に磁束の形で２進数の
情報を記憶する。記憶セル中に蓄えられる磁束の
大きさは量子化条件から最小でも磁束量子Φ0（＝
2.07PH・ｍＡ）である。第３図の記憶回路におい
て、駆動線１４、あるいは１５を流れる電流のレ
ベルIDCが該駆動線と結合している記憶セルの書
き込み、読み出し動作によつて影響を受けないた
めには、駆動線を流れる出力電流の大きさIDCと、
駆動線中に挿入された１６，１７，１８，１９の
各インダクタンスの持つ自己インダクタンス値LS
の積が、記憶セル中に蓄えられる磁束Φのおよそ
５倍以上であることが必要である。従つて IDC・LS５・Φ５・Φ0 一方、駆動ゲートは電圧状態にスイツチするこ
とで、ジヨセフソン接合のギヤツプ電圧Vg（〜３
ｍＶ）が発生する。従つて、駆動ゲート２０ある
いは２１がスイツチし、各々ｎ個の記憶セルと電
磁結合している駆動線１４、あるいは１５に出力
電流が流れるのに要する時間は τnIDC・LS／Vg5nΦ0／Vg となる。今32×32のアレイ状に配列された記憶セ
ル（1kビツト記憶回路に相当）を考えると、ｎ
＝32なので上記の時間τは最小でも100ps程度に
なる。これは更に記憶容量の大きな記憶回路では
ｎが増大し、駆動線に出力電流が流れる時間、さ
らには記憶回路のアクセス時間も比例増大するこ
とになる。従つて従来例の駆動回路を用い、大容
量でかつ高速の記憶回路を実現することは困難で
あつた。
（発明の目的）
本発明はかかる従来技術の欠点を除去し、大容
量で短いアクセス時間を持つジヨセフソン効果を
用いた記憶回路を提供することを目的とする。
量で短いアクセス時間を持つジヨセフソン効果を
用いた記憶回路を提供することを目的とする。
（発明の構成）
本発明によれば、ジヨセフソン効果を用いた記
憶回路において、複数個の記憶セルと電磁結合し
た第１の線路、ゲート回路の挿入された第２の線
路、単一のジヨセフソン接合と抵抗の挿入された
第３の線路が並列に接続された第１の回路をＮ個
（Ｎ≧１）複数個の記憶セルと電磁結合した第１
の線路とゲート回路の挿入された第２の線路が並
列に接続された第２の回路を１個有し、Ｎ＝１の
ときは第１の回路の第３の線路を第２の回路のゲ
ート回路の入力線に接続し、Ｎ≧２のときはＭ番
目（１≦Ｍ＜Ｎ）の第１の回路の第３の線路をＭ
＋１番目の第１の回路のゲート回路の入力線に接
続し、Ｎ番目の第１の回路の第３の線路を第２の
回路のゲート回路の入力線に接続したことを特徴
とする記憶セルの駆動回路が、またジヨセフソン
効果を用いた記憶回路において、複数個の記憶セ
ルと電磁結合した第１の線路、ゲート回路の挿入
された第２の線路、抵抗の挿入された第３の線路
が並列に接続された第１の回路をＮ個（Ｎ≧１）、
複数個の記憶セルと電磁結合した第１の線路とゲ
ート回路の挿入された第２の線路が並列に接続さ
れた第２の回路を１個有し、Ｎ＝１のときは第１
の回路の第３の線路を第２の回路のゲート回路の
入力線に接続し、Ｎ≧２のときはＭ番目（１≦Ｍ
＜Ｎ）の第１の回路の第３の線路をＭ＋１番目の
第１の回路のゲート回路の入力線に接続し、Ｎ番
目の第１の回路の第３の線路を第２の回路のゲー
ト回路の入力線に接続したことを特徴とする記憶
セルの駆動回路が得られる。
憶回路において、複数個の記憶セルと電磁結合し
た第１の線路、ゲート回路の挿入された第２の線
路、単一のジヨセフソン接合と抵抗の挿入された
第３の線路が並列に接続された第１の回路をＮ個
（Ｎ≧１）複数個の記憶セルと電磁結合した第１
の線路とゲート回路の挿入された第２の線路が並
列に接続された第２の回路を１個有し、Ｎ＝１の
ときは第１の回路の第３の線路を第２の回路のゲ
ート回路の入力線に接続し、Ｎ≧２のときはＭ番
目（１≦Ｍ＜Ｎ）の第１の回路の第３の線路をＭ
＋１番目の第１の回路のゲート回路の入力線に接
続し、Ｎ番目の第１の回路の第３の線路を第２の
回路のゲート回路の入力線に接続したことを特徴
とする記憶セルの駆動回路が、またジヨセフソン
効果を用いた記憶回路において、複数個の記憶セ
ルと電磁結合した第１の線路、ゲート回路の挿入
された第２の線路、抵抗の挿入された第３の線路
が並列に接続された第１の回路をＮ個（Ｎ≧１）、
複数個の記憶セルと電磁結合した第１の線路とゲ
ート回路の挿入された第２の線路が並列に接続さ
れた第２の回路を１個有し、Ｎ＝１のときは第１
の回路の第３の線路を第２の回路のゲート回路の
入力線に接続し、Ｎ≧２のときはＭ番目（１≦Ｍ
＜Ｎ）の第１の回路の第３の線路をＭ＋１番目の
第１の回路のゲート回路の入力線に接続し、Ｎ番
目の第１の回路の第３の線路を第２の回路のゲー
ト回路の入力線に接続したことを特徴とする記憶
セルの駆動回路が得られる。
（構成の詳細な説明、実施例）
以下本発明の詳細を図面を用いて説明する。第
１図は本明細書記載の第１の発明の一実施例を示
すための図面である。図において３０，３１，３
２，３３は記憶セル、３４，３５は記憶セルと電
磁結合している駆動線（第１の線路）、３６，３
７は駆動線３４に挿入され、記憶セル３０，３１
と電磁結合しているインダクタンス、３８，３９
は駆動線３５に挿入され記憶セル３２，３３と電
磁結合しているインダクタンス、４０，４１は駆
動ゲート、４２はデコード回路の出力線、４３は
ジヨセフソン接合、４４は第３の線路、４５はゲ
ート回路４１の入力線、４６は線路４４とインピ
ーダンス整合の取られた抵抗、４７，４８は第２
の線路、５７，５８は直流電流IDCを駆動ゲート
へバイアス電流として供給するための線路であ
る。駆動線３４，３５に挿入された３６，３７，
３８，３９の各々のインダクタンス値はLS、また
４６の抵抗の抵抗値はＲ、接合４３のジヨセフソ
ン臨界電流値はIO（IO＜IDC）とする。各駆動線と
電磁結合している記憶セルの数は各々ｎ個とす
る。
１図は本明細書記載の第１の発明の一実施例を示
すための図面である。図において３０，３１，３
２，３３は記憶セル、３４，３５は記憶セルと電
磁結合している駆動線（第１の線路）、３６，３
７は駆動線３４に挿入され、記憶セル３０，３１
と電磁結合しているインダクタンス、３８，３９
は駆動線３５に挿入され記憶セル３２，３３と電
磁結合しているインダクタンス、４０，４１は駆
動ゲート、４２はデコード回路の出力線、４３は
ジヨセフソン接合、４４は第３の線路、４５はゲ
ート回路４１の入力線、４６は線路４４とインピ
ーダンス整合の取られた抵抗、４７，４８は第２
の線路、５７，５８は直流電流IDCを駆動ゲート
へバイアス電流として供給するための線路であ
る。駆動線３４，３５に挿入された３６，３７，
３８，３９の各々のインダクタンス値はLS、また
４６の抵抗の抵抗値はＲ、接合４３のジヨセフソ
ン臨界電流値はIO（IO＜IDC）とする。各駆動線と
電磁結合している記憶セルの数は各々ｎ個とす
る。
本回路ではデコード回路の複数の出力線中の一
本、例えば４２がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート４０が電圧
状態にスイツチする。このとき、駆動線３４のも
つ総計のインダクタンスnLSは十分大きいので、
出力電流は接合４３を通つてインピーダンスの低
い抵抗４６へ流れ始める。出力電流の値が接合４
３の臨界電流値に達すると接合４３が電圧状態に
スイツチする。この結果、ジヨセフソン接合で構
成されるゲート回路４０およびジヨセフソン接合
４３はジヨセフソン接合ギヤツプ電圧Vgの発生
する状態に遷移する。この駆動電圧により、負荷
となるインダクタンスnLSに出力電流IDCが流れだ
すが、これに要する時間はnLS・IDC／Vgとなる。
なお該駆動回路においてジヨセフソン接合４３の
果たす役割は、出力電流を負荷となるインダクタ
ンスに送り出す上記時間の短縮にある。即ちジヨ
セフソン接合４３がない場合は、ゲート回路４０
が電圧状態に遷移した後、出力電流IDCは一度線
路４４を通り抵抗４６に流れ、次段のゲート回路
をスイツチさせる。このときゲート回路４０は抵
抗値ｒを持つ抵抗４６で短絡されたような形とな
り、ゲート回路４０にはジヨセフソン接合やギヤ
ツプ電圧Vg以下の電圧IDC・ｒしか発生しない。
このため負荷となるインダクタンスnLSに出力電
流IDCが流れるに要する時間は（nLS・IDC）／
（IDC・ｒ）＝nLS／ｒとなり、より長い時間を要す
るようになる。このため記憶回路の高速動作によ
り好ましくない状況となる。なお、電圧IDC・ｒ
がギヤツプ電圧Vg以上になるように設計するこ
とは可能だが、このときはゲート回路４０にはリ
ーク電流が多く流れ、線路４４には次段のゲート
回路を駆動できるだけの電流が流れない可能性が
あるだけでなく、ゲート回路４０を構成するジヨ
セフソン接合の容量Ｃと抵抗４６の抵抗値ｒでき
まる時定数Ｃ・ｒが大きくなり、ゲート回路４０
のスイツチング時間が長くなるという欠点が生ず
る。一方、出力線４４をパルス状に流れる電流は
線路４４を伝播するに要する遅延τd後、ゲート回
路４１に達し、ゲート４１が電圧状態にスイツチ
し、駆動線３５に出力電流が流れ出る。以上によ
うにデコード回路の一本の出力線によつて駆動線
３４，３５に電磁結合した2n個の記憶セルが駆
動できることになる。デコード回路の出力電流に
よつてゲート４０が電圧状態にスイツチしてか
ら、最も最後に駆動される駆動線３５に出力電流
が流れるようになるまでの時間τ′は τ′τd＋τS＋nLS・IDC／Vg で与えられる。ここでｓはゲート４１に入力電流
が入力されてから電圧Vgが発生するまでの時間
で、ゲート４１のスイツチ時間と呼ぶ。
本、例えば４２がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート４０が電圧
状態にスイツチする。このとき、駆動線３４のも
つ総計のインダクタンスnLSは十分大きいので、
出力電流は接合４３を通つてインピーダンスの低
い抵抗４６へ流れ始める。出力電流の値が接合４
３の臨界電流値に達すると接合４３が電圧状態に
スイツチする。この結果、ジヨセフソン接合で構
成されるゲート回路４０およびジヨセフソン接合
４３はジヨセフソン接合ギヤツプ電圧Vgの発生
する状態に遷移する。この駆動電圧により、負荷
となるインダクタンスnLSに出力電流IDCが流れだ
すが、これに要する時間はnLS・IDC／Vgとなる。
なお該駆動回路においてジヨセフソン接合４３の
果たす役割は、出力電流を負荷となるインダクタ
ンスに送り出す上記時間の短縮にある。即ちジヨ
セフソン接合４３がない場合は、ゲート回路４０
が電圧状態に遷移した後、出力電流IDCは一度線
路４４を通り抵抗４６に流れ、次段のゲート回路
をスイツチさせる。このときゲート回路４０は抵
抗値ｒを持つ抵抗４６で短絡されたような形とな
り、ゲート回路４０にはジヨセフソン接合やギヤ
ツプ電圧Vg以下の電圧IDC・ｒしか発生しない。
このため負荷となるインダクタンスnLSに出力電
流IDCが流れるに要する時間は（nLS・IDC）／
（IDC・ｒ）＝nLS／ｒとなり、より長い時間を要す
るようになる。このため記憶回路の高速動作によ
り好ましくない状況となる。なお、電圧IDC・ｒ
がギヤツプ電圧Vg以上になるように設計するこ
とは可能だが、このときはゲート回路４０にはリ
ーク電流が多く流れ、線路４４には次段のゲート
回路を駆動できるだけの電流が流れない可能性が
あるだけでなく、ゲート回路４０を構成するジヨ
セフソン接合の容量Ｃと抵抗４６の抵抗値ｒでき
まる時定数Ｃ・ｒが大きくなり、ゲート回路４０
のスイツチング時間が長くなるという欠点が生ず
る。一方、出力線４４をパルス状に流れる電流は
線路４４を伝播するに要する遅延τd後、ゲート回
路４１に達し、ゲート４１が電圧状態にスイツチ
し、駆動線３５に出力電流が流れ出る。以上によ
うにデコード回路の一本の出力線によつて駆動線
３４，３５に電磁結合した2n個の記憶セルが駆
動できることになる。デコード回路の出力電流に
よつてゲート４０が電圧状態にスイツチしてか
ら、最も最後に駆動される駆動線３５に出力電流
が流れるようになるまでの時間τ′は τ′τd＋τS＋nLS・IDC／Vg で与えられる。ここでｓはゲート４１に入力電流
が入力されてから電圧Vgが発生するまでの時間
で、ゲート４１のスイツチ時間と呼ぶ。
これに対して従来回路のように一本の駆動線で
2n個の記憶セルを駆動するには τ＝2nLS・IDC／Vg の時間を要する。
2n個の記憶セルを駆動するには τ＝2nLS・IDC／Vg の時間を要する。
（発明の効果）
ここで例えば64×64の記憶セルの配列構造を持
つ4kビツトの記憶回路につき、τとτ′を比較して
みる。この場合、上記の式でｎ＝32となり、32個
の記憶セルアレイを例えば最小線幅4μｍの製造
技術で製作した場合、ほぼ２mm程度の長さが必要
となる。従つて上記のτdはおよそ20〜30ps程度、
またジヨセフソン効果を用いたゲート回路は10ps
程度のスイツチング時間τSを持つ。また上記の製
造技術で製作された記憶回路の時定数32・LS・
IDC／Vgはほぼ200ps程度の値を持ち、本発明の記
憶セル駆動回路を用いた場合、160〜70ps程度、
のアクセス時間の短縮が期待できることがわか
る。また従来回路における時定数nLS・IDC／Vgは
前述した如く、記憶セルの動作上磁束量子Φ0の
制限を受けており、製造技術の進歩により、最小
線幅が小さくなり記憶セルが小さな形状で実現で
きるようになつても前記時定数の短縮化は望めな
い。一方本発明の回路においては、線路４４上を
パルス電流が伝播するに要する時間τdは誘導体基
板上に形成されるマイクロストリツプ線路上を電
磁波が進行するに要する時間なので、製造技術の
進歩により記憶セルの形状が小さくなればそれだ
け、τdの短縮化が期待できる。
つ4kビツトの記憶回路につき、τとτ′を比較して
みる。この場合、上記の式でｎ＝32となり、32個
の記憶セルアレイを例えば最小線幅4μｍの製造
技術で製作した場合、ほぼ２mm程度の長さが必要
となる。従つて上記のτdはおよそ20〜30ps程度、
またジヨセフソン効果を用いたゲート回路は10ps
程度のスイツチング時間τSを持つ。また上記の製
造技術で製作された記憶回路の時定数32・LS・
IDC／Vgはほぼ200ps程度の値を持ち、本発明の記
憶セル駆動回路を用いた場合、160〜70ps程度、
のアクセス時間の短縮が期待できることがわか
る。また従来回路における時定数nLS・IDC／Vgは
前述した如く、記憶セルの動作上磁束量子Φ0の
制限を受けており、製造技術の進歩により、最小
線幅が小さくなり記憶セルが小さな形状で実現で
きるようになつても前記時定数の短縮化は望めな
い。一方本発明の回路においては、線路４４上を
パルス電流が伝播するに要する時間τdは誘導体基
板上に形成されるマイクロストリツプ線路上を電
磁波が進行するに要する時間なので、製造技術の
進歩により記憶セルの形状が小さくなればそれだ
け、τdの短縮化が期待できる。
また本回路では駆動ゲート、駆動線をそれぞれ
２個用いた構成にしたが、一般に任意の数ｍ個を
用いてもよく、このときｍ×ｎ個の記憶セルを駆
動するのに要する時間は本発明の回路では （ｍ−１）τd＋（ｍ−１）τS＋nLS・IDC／Vg 一方、従来回路の如く一本の駆動線でｍ×ｎ個
の記憶セルを駆動するのに要する時間は （ｍ×ｎ）LS・IDC／Vg となり、例えばｎ＝32に固定した場合、ｍが多け
れば多い程、換言すれば記憶容量の大きな記憶回
路程、本発明の駆動回路によるアクセス時間の短
縮化は従来回路と比べ顕著となる。
２個用いた構成にしたが、一般に任意の数ｍ個を
用いてもよく、このときｍ×ｎ個の記憶セルを駆
動するのに要する時間は本発明の回路では （ｍ−１）τd＋（ｍ−１）τS＋nLS・IDC／Vg 一方、従来回路の如く一本の駆動線でｍ×ｎ個
の記憶セルを駆動するのに要する時間は （ｍ×ｎ）LS・IDC／Vg となり、例えばｎ＝32に固定した場合、ｍが多け
れば多い程、換言すれば記憶容量の大きな記憶回
路程、本発明の駆動回路によるアクセス時間の短
縮化は従来回路と比べ顕著となる。
第２図は本明細書記載の第２の発明の一実施例
を示すための図面である。図において３０，３
１，３２，３３は記憶セル、３４，３５は記憶セ
ルと電磁結合している駆動線、３６，３７は駆動
線３４に挿入され、記憶セル３０，３１と電磁結
合しているインダクタンス、３８，３９は駆動線
３５に挿入され記憶セル３２，３３と電磁結合し
ているインダクタンス、４０，４１は駆動ゲー
ト、４２はデコード回路の出力線、４４は線路、
４５はゲート回路４１の入力線、４６は線路４４
とインピーダンス整合の取られた抵抗、４７，４
８は第２の線路、５７，５８は直流電流IDCを駆
動ゲートへバイアス電流として供給するための線
路である。駆動線３４，３５に挿入された３６，
３７，３８，３９の各々のインダクタンス値は
LS、また４６の抵抗の抵抗値はＲである。各駆動
線は各々ｎ個の記憶セルと電磁結合しているもの
とする。
を示すための図面である。図において３０，３
１，３２，３３は記憶セル、３４，３５は記憶セ
ルと電磁結合している駆動線、３６，３７は駆動
線３４に挿入され、記憶セル３０，３１と電磁結
合しているインダクタンス、３８，３９は駆動線
３５に挿入され記憶セル３２，３３と電磁結合し
ているインダクタンス、４０，４１は駆動ゲー
ト、４２はデコード回路の出力線、４４は線路、
４５はゲート回路４１の入力線、４６は線路４４
とインピーダンス整合の取られた抵抗、４７，４
８は第２の線路、５７，５８は直流電流IDCを駆
動ゲートへバイアス電流として供給するための線
路である。駆動線３４，３５に挿入された３６，
３７，３８，３９の各々のインダクタンス値は
LS、また４６の抵抗の抵抗値はＲである。各駆動
線は各々ｎ個の記憶セルと電磁結合しているもの
とする。
本回路ではデコード回路の複数の出力線中の一
本、例えば４２がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート４０が電圧
状態にスイツチする。このとき、駆動線３４のも
つ総計のインダクタンスnLSは十分大きいので、
出力電流は一度、接合４３を通つてインピーダン
スの低い抵抗４６へ流れ始める。その後は駆動ゲ
ート４０の出力電流はnLS／Ｒの時定数で徐々に
駆動線３４を流れるようになり、線路４４を流れ
る電流は減少する。この結果、線路４４をパルス
状に流れる電流は線路４４を伝播するに要する遅
延時間τd後、ゲート回路４１に達し、ゲート４１
が電圧状態にスイツチし、駆動線３５に出力電流
が流れ出る。以上のようにデコード回路の一本の
出力線によつて駆動線３４，３５に電磁結合した
2n個の記憶セルが駆動できることになる。デコ
ード回路の出力電流によつてゲート４０が電圧状
態にスイツチしてから、最も最後に駆動される駆
動線３５に出力電流が流れるようになるまでの時
間は τ′＝τd＋τS＋nLS・IDC／Vg で与えられる。ここでＳはゲート４１に入力電流
が入力されてから電圧Vgが発生するまでの時間
で、ゲート４１のスイツチ時間と呼ぶ。
本、例えば４２がアドレス信号によつて選択され
ることで出力電流が流れ、駆動ゲート４０が電圧
状態にスイツチする。このとき、駆動線３４のも
つ総計のインダクタンスnLSは十分大きいので、
出力電流は一度、接合４３を通つてインピーダン
スの低い抵抗４６へ流れ始める。その後は駆動ゲ
ート４０の出力電流はnLS／Ｒの時定数で徐々に
駆動線３４を流れるようになり、線路４４を流れ
る電流は減少する。この結果、線路４４をパルス
状に流れる電流は線路４４を伝播するに要する遅
延時間τd後、ゲート回路４１に達し、ゲート４１
が電圧状態にスイツチし、駆動線３５に出力電流
が流れ出る。以上のようにデコード回路の一本の
出力線によつて駆動線３４，３５に電磁結合した
2n個の記憶セルが駆動できることになる。デコ
ード回路の出力電流によつてゲート４０が電圧状
態にスイツチしてから、最も最後に駆動される駆
動線３５に出力電流が流れるようになるまでの時
間は τ′＝τd＋τS＋nLS・IDC／Vg で与えられる。ここでＳはゲート４１に入力電流
が入力されてから電圧Vgが発生するまでの時間
で、ゲート４１のスイツチ時間と呼ぶ。
これに対して従来回路にように一本の駆動線で
2n個の記憶セルを駆動するには τ＝2nLS・IDC／Vg の時間を要する。
2n個の記憶セルを駆動するには τ＝2nLS・IDC／Vg の時間を要する。
（発明の効果）
ここで例えば64×64の記憶セルの配列構造を持
つ4kビツトの記憶回路につき、τとτ′を比較して
みる。この場合、上記の式でｎ＝32となり、32個
の記憶セルアレイを例えば最小線幅4μｍの製造
技術で製作した場合、ほぼ２mm程度の長さが必要
となる。従つて上記のτdはおよそ20〜30ps程度、
またジヨセフソン効果を用いたゲート回路は10ps
程度のスイツチング時間τSをもつ。また上記の製
造技術で製作された記憶回路の時定数32・LS・
IDC／Vgはほぼ200ps程度の値を持ち、本発明の記
憶セル駆動回路を用いた場合、160〜170ps程度、
のアクセス時間の短縮が期待できることがわか
る。また従来回路における時定数nLS・IDC／Vgは
前述した如く、記憶セルの動作上磁束量子Φ0の
制限を受けており、製造技術の進歩により、最小
線幅が小さくなり記憶セルが小さな形状で実現で
きるようになつても前記時定数の短縮化は望めな
い。一方、本発明の回路においては、線路４４上
をパルス電流が伝播するに要する時間τdは誘電体
基板上に形成されるマイクロストリツプ線路上を
電磁波が進行するに要する時間なので、製造技術
の進歩により記憶セルの形状が小さくなればそれ
だけ、τdの短縮化が期待できる。
つ4kビツトの記憶回路につき、τとτ′を比較して
みる。この場合、上記の式でｎ＝32となり、32個
の記憶セルアレイを例えば最小線幅4μｍの製造
技術で製作した場合、ほぼ２mm程度の長さが必要
となる。従つて上記のτdはおよそ20〜30ps程度、
またジヨセフソン効果を用いたゲート回路は10ps
程度のスイツチング時間τSをもつ。また上記の製
造技術で製作された記憶回路の時定数32・LS・
IDC／Vgはほぼ200ps程度の値を持ち、本発明の記
憶セル駆動回路を用いた場合、160〜170ps程度、
のアクセス時間の短縮が期待できることがわか
る。また従来回路における時定数nLS・IDC／Vgは
前述した如く、記憶セルの動作上磁束量子Φ0の
制限を受けており、製造技術の進歩により、最小
線幅が小さくなり記憶セルが小さな形状で実現で
きるようになつても前記時定数の短縮化は望めな
い。一方、本発明の回路においては、線路４４上
をパルス電流が伝播するに要する時間τdは誘電体
基板上に形成されるマイクロストリツプ線路上を
電磁波が進行するに要する時間なので、製造技術
の進歩により記憶セルの形状が小さくなればそれ
だけ、τdの短縮化が期待できる。
また本回路では駆動ゲート、駆動線をそれぞれ
２個用いた構成にしたが、一般に任意の数ｍ個を
用いてもよく、このときｍ×ｎ個の記憶セルを駆
動するのに要する時間は本発明の回路では （ｍ−１）τd＋（ｍ−１）τS＋nLS・IDC／Vg 一方、従来回路の如く一本の駆動線でｍ×ｎ個
の記憶セルを駆動するのに要する時間は （ｍ×ｎ）LS・IDC／Vg となり、例えばｎ＝32に固定した場合、ｍが多け
れば多い程、換言すれば記憶容量の大きな記憶回
路程、本発明の駆動回路によるアクセス時間の短
縮化は従来回路と比べ顕著となる。
２個用いた構成にしたが、一般に任意の数ｍ個を
用いてもよく、このときｍ×ｎ個の記憶セルを駆
動するのに要する時間は本発明の回路では （ｍ−１）τd＋（ｍ−１）τS＋nLS・IDC／Vg 一方、従来回路の如く一本の駆動線でｍ×ｎ個
の記憶セルを駆動するのに要する時間は （ｍ×ｎ）LS・IDC／Vg となり、例えばｎ＝32に固定した場合、ｍが多け
れば多い程、換言すれば記憶容量の大きな記憶回
路程、本発明の駆動回路によるアクセス時間の短
縮化は従来回路と比べ顕著となる。
なお、第２図に示した実施例と第１図に示した
実施例の差異は、駆動ゲート４０がスイツチし
て、出力電流が線路４４を流れてから、駆動線３
４を流れるようになるまでに要する遅延時間の差
にある。即ち、第１図の実施例ではその遅延時間
はnLS／Rsub、また第２図の実施例では nLS／ＲnLSIDC／Vg となる。Rsub≫Ｒなので第１図実施例の方が、
駆動ゲートの出力電流が駆動線を流れるようにな
るのに要する時間が短いことになる。
実施例の差異は、駆動ゲート４０がスイツチし
て、出力電流が線路４４を流れてから、駆動線３
４を流れるようになるまでに要する遅延時間の差
にある。即ち、第１図の実施例ではその遅延時間
はnLS／Rsub、また第２図の実施例では nLS／ＲnLSIDC／Vg となる。Rsub≫Ｒなので第１図実施例の方が、
駆動ゲートの出力電流が駆動線を流れるようにな
るのに要する時間が短いことになる。
なお、第１図、第２図の実施例では１×2nの
配列構成を持つ記憶セルアレイにつき図示した
が、これを一般にｍ×2nの配列構成にするには、
第１図、第２図の回路をｍ個設け、各々のバイア
ス電流供給線４７，４８を並列にあるいは直列に
接続すればよい。また実施例に用いたゲート回路
は文献アプライド・フイジツクス・レターズ誌
（Applied Physics Letters）vol.33（８）pp.781
〜783に述べられている量子干渉型ゲート回路、
あるいは文献アプライド・フイジツクス・レター
ズ誌（Applied Physics Letters）vol.40（８）
pp.741〜744に述べられている電流注入型ゲート
回路のどちらでもよい。またインダクタンス負荷
の駆動線３４，３５に駆動ゲート４０，４１の出
力電流を振動させることなく転送するため、駆動
ゲート４０，４１に並列にダンピング抵抗を付加
してもよい。
配列構成を持つ記憶セルアレイにつき図示した
が、これを一般にｍ×2nの配列構成にするには、
第１図、第２図の回路をｍ個設け、各々のバイア
ス電流供給線４７，４８を並列にあるいは直列に
接続すればよい。また実施例に用いたゲート回路
は文献アプライド・フイジツクス・レターズ誌
（Applied Physics Letters）vol.33（８）pp.781
〜783に述べられている量子干渉型ゲート回路、
あるいは文献アプライド・フイジツクス・レター
ズ誌（Applied Physics Letters）vol.40（８）
pp.741〜744に述べられている電流注入型ゲート
回路のどちらでもよい。またインダクタンス負荷
の駆動線３４，３５に駆動ゲート４０，４１の出
力電流を振動させることなく転送するため、駆動
ゲート４０，４１に並列にダンピング抵抗を付加
してもよい。
第１図は本明細書記載の第１の発明の実施例で
ある記憶セル駆動回路を、第２図は本明細書記載
の第２の発明の実施例である記憶セル駆動回路
を、第３図は記憶セル駆動回路の従来例をそれぞ
れ示す。 １０，１１，１２，１３……記憶セル、１４，
１５……駆動線、１６，１７，１８，１９……イ
ンダクタンス、２０，２１……ゲート回路、２
２，２３……抵抗、２４，２５……デコード回路
の出力線、２６……バイアス電流供給線、３０，
３１，３２，３３……記憶セル、３４，３５……
駆動線、３６，３７，３８，３９……インダクタ
ンス、４０，４１……ゲート回線、４２……デコ
ード回路の出力線、４３……ジヨセフソン接合、
４４……第３の線路、４５……入力線、４６……
抵抗、４７，４８……第２の線路、５７，５８…
…バイアス電流供給線。
ある記憶セル駆動回路を、第２図は本明細書記載
の第２の発明の実施例である記憶セル駆動回路
を、第３図は記憶セル駆動回路の従来例をそれぞ
れ示す。 １０，１１，１２，１３……記憶セル、１４，
１５……駆動線、１６，１７，１８，１９……イ
ンダクタンス、２０，２１……ゲート回路、２
２，２３……抵抗、２４，２５……デコード回路
の出力線、２６……バイアス電流供給線、３０，
３１，３２，３３……記憶セル、３４，３５……
駆動線、３６，３７，３８，３９……インダクタ
ンス、４０，４１……ゲート回線、４２……デコ
ード回路の出力線、４３……ジヨセフソン接合、
４４……第３の線路、４５……入力線、４６……
抵抗、４７，４８……第２の線路、５７，５８…
…バイアス電流供給線。
Claims (1)
- 【特許請求の範囲】 １ ジヨセフソン効果を用いた記憶回路におい
て、複数個の記憶セルと電磁結合した第１の線
路、ゲート回路の挿入された第２の線路、単一の
ジヨセフソン接合と抵抗の挿入された第３の線路
が並列に接続された第１の回路をＮ個（Ｎ≧１）、
複数個の記憶セルと電磁結合した第１の線路とゲ
ート回路の挿入された第２の線路が並列に接続さ
れた第２の回路を１個有し、Ｎ＝１のときは第１
の回路の第３の線路を第２の回路のゲート回路の
入力線に接続し、Ｎ≧２のときはＭ番目（１≦Ｍ
＜Ｎ）の第１の回路の第３の線路をＭ＋１番目の
第１の回路のゲート回路の入力線に接続し、Ｎ番
目の第１の回路の第３の線路を第２の回路のゲー
ト回路の入力線に接続したことを特徴とする記憶
セルの駆動回路。 ２ ジヨセフソン効果を用いた記憶回路におい
て、複数個の記憶セルと電磁結合した第１の線
路、ゲート回路の挿入された第２の線路、抵抗の
挿入された第３の線路が並列に接続された第１の
回路をＮ個（Ｎ≧１）、複数個の記憶セルと電磁
結合した第１の線路とゲート回路の挿入された第
２の線路が並列に接続された第２の回路を１個有
し、Ｎ＝１のときは第１の回路の第３の線路を第
２の回路のゲート回路の入力線に接続し、Ｎ≧２
のときはＭ番目（１≦Ｍ＜Ｎ）の第１の回路の第
３の線路をＭ＋１番目の第１の回路のゲート回路
の入力線に接続し、Ｎ番目の第１の回路の第３の
線路を第２の回路のゲート回路の入力線に接続し
たことを特徴とする記憶セルの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082517A JPS61242399A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン効果を用いた記憶セルの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082517A JPS61242399A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン効果を用いた記憶セルの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242399A JPS61242399A (ja) | 1986-10-28 |
| JPH0411955B2 true JPH0411955B2 (ja) | 1992-03-03 |
Family
ID=13776724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082517A Granted JPS61242399A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン効果を用いた記憶セルの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242399A (ja) |
-
1985
- 1985-04-19 JP JP60082517A patent/JPS61242399A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242399A (ja) | 1986-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |