JPH0411959B2 - - Google Patents
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- JPH0411959B2 JPH0411959B2 JP59183018A JP18301884A JPH0411959B2 JP H0411959 B2 JPH0411959 B2 JP H0411959B2 JP 59183018 A JP59183018 A JP 59183018A JP 18301884 A JP18301884 A JP 18301884A JP H0411959 B2 JPH0411959 B2 JP H0411959B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory cell
- terminal
- data
- drive signal
- Prior art date
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- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、メ
モリセルの機能テスト時に、複数のメモリセルに
同一データを同時に書込むことができる半導体記
憶装置に関するものである。
モリセルの機能テスト時に、複数のメモリセルに
同一データを同時に書込むことができる半導体記
憶装置に関するものである。
［従来の技術］
第４図は、従来の半導体記憶装置の主に入力
（書込）回路の電気的構成を示す概略ブロツク図
である。
（書込）回路の電気的構成を示す概略ブロツク図
である。
まず、第４図に示した半導体記憶装置の構成に
ついて説明する。第４図において、入力データＷ
は、データ書込用端子１を介してデータ入力バツ
フア２に与えられる。これに応じて、データ入力
バツフア２は、入力データＷと、Ｗを反転した信
号とを出力する。データ入力バツフア２から出
力された信号Ｗはさらに、トランジスタ３，５，
７および９の各々の一方の導通端子に与えられ、
データ入力バツフア２から出力された信号はさ
らに、トランジスタ４，６，８および１０の各々
の一方の導通端子に与えられる。トランジスタ３
および４の各々の他方の導通端子からの出力は、
前置増幅器１１を介して出力された後、メモリセ
ルブロツク１５中の選択された１ビツトのメモリ
セルに結合される。同様に、トランジスタ５およ
び６の各々の他方の導通端子からの出力は、前置
増幅器１２を介して増幅された後、メモリセルブ
ロツク１６中の選択された１ビツトのメモリセル
に結合され、トランジスタ７および８の各々の他
方の導通端子からの出力は、前置増幅器１３を介
して出力された後、メモリセルブロツク１７中の
選択された１ビツトのメモリセルに結合され、ト
ランジスタ９および１０の各々の他方の導通端子
からの出力は、前置増幅器１４を介して増幅され
た後、メモリセルブロツク１８中の選択された１
ビツトのメモリセルに結合される。トランジスタ
３および４のオン・オフはメモリセル選択回路１
９の出力信号C1によつて制御され、トランジス
タ５および６のオン・オフはメモリセル選択回路
２０の出力信号C2によつて制御され、トランジ
スタ７および８のオン・オフはメモリセル選択回
路２１の出力信号C8によつて制御され、トラン
ジスタ９および１０のオン・オフはメモリセル選
択回路２２の出力信号C4によつて制御される。
端子２３にはアドレス信号ARが、端子２４には
アドレス信号Rが、端子２５にはアドレス信号
ACが、端子２６はアドレス信号Cが与えられ、
これらのアドレス信号によつてメモリセル選択回
路１９ないし２２のいずれかが選択され駆動され
る。
ついて説明する。第４図において、入力データＷ
は、データ書込用端子１を介してデータ入力バツ
フア２に与えられる。これに応じて、データ入力
バツフア２は、入力データＷと、Ｗを反転した信
号とを出力する。データ入力バツフア２から出
力された信号Ｗはさらに、トランジスタ３，５，
７および９の各々の一方の導通端子に与えられ、
データ入力バツフア２から出力された信号はさ
らに、トランジスタ４，６，８および１０の各々
の一方の導通端子に与えられる。トランジスタ３
および４の各々の他方の導通端子からの出力は、
前置増幅器１１を介して出力された後、メモリセ
ルブロツク１５中の選択された１ビツトのメモリ
セルに結合される。同様に、トランジスタ５およ
び６の各々の他方の導通端子からの出力は、前置
増幅器１２を介して増幅された後、メモリセルブ
ロツク１６中の選択された１ビツトのメモリセル
に結合され、トランジスタ７および８の各々の他
方の導通端子からの出力は、前置増幅器１３を介
して出力された後、メモリセルブロツク１７中の
選択された１ビツトのメモリセルに結合され、ト
ランジスタ９および１０の各々の他方の導通端子
からの出力は、前置増幅器１４を介して増幅され
た後、メモリセルブロツク１８中の選択された１
ビツトのメモリセルに結合される。トランジスタ
３および４のオン・オフはメモリセル選択回路１
９の出力信号C1によつて制御され、トランジス
タ５および６のオン・オフはメモリセル選択回路
２０の出力信号C2によつて制御され、トランジ
スタ７および８のオン・オフはメモリセル選択回
路２１の出力信号C8によつて制御され、トラン
ジスタ９および１０のオン・オフはメモリセル選
択回路２２の出力信号C4によつて制御される。
端子２３にはアドレス信号ARが、端子２４には
アドレス信号Rが、端子２５にはアドレス信号
ACが、端子２６はアドレス信号Cが与えられ、
これらのアドレス信号によつてメモリセル選択回
路１９ないし２２のいずれかが選択され駆動され
る。
次に、第４図に示した従来の半導体記憶装置の
動作について説明する。データ書込時には、デー
タ書込用端子１に入力データＷが与えられる。そ
してデータ入力バツフア２は相補的な信号の組
（Ｗ、）を出力する。この状態で、信号（Ｗ、
Ｗ）が各メモリセルブロツク中の選択されたメモ
リセルに到達し、そこに書込まれるためには、ト
ランジスタ３ないし１０がオン状態でなければな
らない。従来の半導体記憶装置においては、アド
レス信号AR、R、AC、Cによつて指定された１
つのメモリセル選択回路によつて１組のトランジ
スタ（たとえば、トランジスタ３および４）がオ
ン状態にされ、メモリブロツク１５中の選択され
た１ビツトのメモリセルにだけデータが書込まれ
る。次に、アドレス信号を変化させることによつ
て、他のメモリセル選択回路を順次指定し、順番
に１ビツトずつ各メモリセルブロツク中の選択さ
れたメモリセルにデータを書込む。
動作について説明する。データ書込時には、デー
タ書込用端子１に入力データＷが与えられる。そ
してデータ入力バツフア２は相補的な信号の組
（Ｗ、）を出力する。この状態で、信号（Ｗ、
Ｗ）が各メモリセルブロツク中の選択されたメモ
リセルに到達し、そこに書込まれるためには、ト
ランジスタ３ないし１０がオン状態でなければな
らない。従来の半導体記憶装置においては、アド
レス信号AR、R、AC、Cによつて指定された１
つのメモリセル選択回路によつて１組のトランジ
スタ（たとえば、トランジスタ３および４）がオ
ン状態にされ、メモリブロツク１５中の選択され
た１ビツトのメモリセルにだけデータが書込まれ
る。次に、アドレス信号を変化させることによつ
て、他のメモリセル選択回路を順次指定し、順番
に１ビツトずつ各メモリセルブロツク中の選択さ
れたメモリセルにデータを書込む。
ところで、一般に従来の半導体記憶装置では、
半導体記憶装置をパツケージに組入れる前のウエ
ハ状態でメモリセルの機能テストを行なつてい
る。この機能テストは、メモリ試験装置（図示せ
ず）と半導体記憶装置との間の信号のやりとりに
よつて実行される。たとえば、最初に、半導体記
憶装置を構成するすべてのメモリセルに、メモリ
試験装置によつて一定の論理値（たとえば“０”）
を書込む。次に、メモリセルを１ビツトずつ読出
し、予め書込まれている論理値と一致するか否か
を調べることによつて当該メモリセルが正常に機
能しているか否かを判定する。従来の半導体記憶
装置では、上述の機能テストのための各メモリセ
ルへのデータの書込は、第４図に示した従来のデ
ータ入力回路を介して行なわれていた。
半導体記憶装置をパツケージに組入れる前のウエ
ハ状態でメモリセルの機能テストを行なつてい
る。この機能テストは、メモリ試験装置（図示せ
ず）と半導体記憶装置との間の信号のやりとりに
よつて実行される。たとえば、最初に、半導体記
憶装置を構成するすべてのメモリセルに、メモリ
試験装置によつて一定の論理値（たとえば“０”）
を書込む。次に、メモリセルを１ビツトずつ読出
し、予め書込まれている論理値と一致するか否か
を調べることによつて当該メモリセルが正常に機
能しているか否かを判定する。従来の半導体記憶
装置では、上述の機能テストのための各メモリセ
ルへのデータの書込は、第４図に示した従来のデ
ータ入力回路を介して行なわれていた。
［発明が解決しようとする問題点］
従来の半導体記憶装置は、上述のように、メモ
リセルの機能テスト時に、複数のメモリセルにテ
スト用データを１ビツトずつ書込まれなければな
らなかつたので、半導体記憶装置の大容量化に伴
ない、１つの半導体記憶装置あたりの機能テスト
時間が非常に長くなるという問題点があつた。
リセルの機能テスト時に、複数のメモリセルにテ
スト用データを１ビツトずつ書込まれなければな
らなかつたので、半導体記憶装置の大容量化に伴
ない、１つの半導体記憶装置あたりの機能テスト
時間が非常に長くなるという問題点があつた。
それゆえに、この発明の主たる目的は、上述の
問題点を解消し、メモリセル機能テスト時に複数
のメモリセル選択回路を同時に駆動することによ
つて、複数のメモリセルへ同一データを同時に書
込むことができ、機能テスト時間を大幅に短縮す
ることができる半導体記憶装置を提供することで
ある。
問題点を解消し、メモリセル機能テスト時に複数
のメモリセル選択回路を同時に駆動することによ
つて、複数のメモリセルへ同一データを同時に書
込むことができ、機能テスト時間を大幅に短縮す
ることができる半導体記憶装置を提供することで
ある。
［問題点を解決するための手段］
この発明にかかる半導体記憶装置は、メモリセ
ルの機能テスト時に、メモリセル選択回路を同時
に駆動する機能を備えるものである。
ルの機能テスト時に、メモリセル選択回路を同時
に駆動する機能を備えるものである。
［作用］
この発明においては、複数のメモリセルの中か
ら１ビツトずつメモリセルを選択してデータを書
込む通常の書込手段に加えて、すべてのメモリセ
ル選択回路を同時に駆動する機能を設けたので、
複数ビツトのメモリセルに同一データを同時に書
込むことができる。
ら１ビツトずつメモリセルを選択してデータを書
込む通常の書込手段に加えて、すべてのメモリセ
ル選択回路を同時に駆動する機能を設けたので、
複数ビツトのメモリセルに同一データを同時に書
込むことができる。
［実施例］
第１図は、この発明の一実施例である半導体記
憶装置の電気的構成を示す概略ブロツク図であ
る。
憶装置の電気的構成を示す概略ブロツク図であ
る。
第１図に示した実施例の構成は、以下の点を除
いて第４図に示した従来の半導体記憶装置の構成
と同じである。すなわち、メモリ選択回路１９な
いし２２に代えて駆動信号発生回路２７ないし３
０が設けられており、テストモード切換信号
（TM信号）入力端子３１からTM信号が駆動信
号発生回路２７ないし３０の各々に与えられてい
ることである。
いて第４図に示した従来の半導体記憶装置の構成
と同じである。すなわち、メモリ選択回路１９な
いし２２に代えて駆動信号発生回路２７ないし３
０が設けられており、テストモード切換信号
（TM信号）入力端子３１からTM信号が駆動信
号発生回路２７ないし３０の各々に与えられてい
ることである。
次に、第１図に示した実施例の動作の概略につ
いて説明する。TM信号は、テストモード時にハ
イレベルに立上がる信号であり、テストモード時
以外の場合（以下、ノーマルモードという）、す
なわちTM信号がローレベルの場合には、駆動信
号発生回路２７ないし３０の各々は、第４図のメ
モリ選択回路１９ないし２２と同様に動作する。
すなわち、TM信号がローレベルのときには、ア
ドレス信号AR、R、AC、Cによつて選択された
１つの駆動信号発生回路が働いてその関連するト
ランジスタの組をオン状態に制御し、上述のアド
レス信号によつて指定されたいずれかのメモリセ
ルブロツク中の選択されたメモリセルに従来通り
の手順で入力データを書込む。
いて説明する。TM信号は、テストモード時にハ
イレベルに立上がる信号であり、テストモード時
以外の場合（以下、ノーマルモードという）、す
なわちTM信号がローレベルの場合には、駆動信
号発生回路２７ないし３０の各々は、第４図のメ
モリ選択回路１９ないし２２と同様に動作する。
すなわち、TM信号がローレベルのときには、ア
ドレス信号AR、R、AC、Cによつて選択された
１つの駆動信号発生回路が働いてその関連するト
ランジスタの組をオン状態に制御し、上述のアド
レス信号によつて指定されたいずれかのメモリセ
ルブロツク中の選択されたメモリセルに従来通り
の手順で入力データを書込む。
一方、テストモード時すなわちTM信号がハイ
レベルに立ち上がつたときには、駆動信号発生回
路２７ないし３０はすべて、アドレス信号にかか
わらず各々関連するトランジスタの組をオン状態
に駆動する信号C1〜C4を同時に出力する。すな
わち、TM信号がハイレベルのときには、トラン
ジスタ３ないし１０はすべてオン状態となり、デ
ータ入力バツフア２の出力信号（Ｗ、）は、す
べてのメモリセルブロツク１５ないし１８の選択
されたメモリセルに書込まれることになる。
レベルに立ち上がつたときには、駆動信号発生回
路２７ないし３０はすべて、アドレス信号にかか
わらず各々関連するトランジスタの組をオン状態
に駆動する信号C1〜C4を同時に出力する。すな
わち、TM信号がハイレベルのときには、トラン
ジスタ３ないし１０はすべてオン状態となり、デ
ータ入力バツフア２の出力信号（Ｗ、）は、す
べてのメモリセルブロツク１５ないし１８の選択
されたメモリセルに書込まれることになる。
駆動信号発生回路２７ないし３０はすべて同一
の回路構成を有しているので、駆動信号発生回路
２７を例にとつてその詳細な回路図を第２図に示
す。
の回路構成を有しているので、駆動信号発生回路
２７を例にとつてその詳細な回路図を第２図に示
す。
まず、第２図に示した駆動信号発生回路２７の
構成について説明する。第２図に示した回路は、
大きくは駆動信号発生部３２と、メモリセル選択
部３３と、ラツチ回路３４とから構成されてい
る。端子３５には第１図の端子３１からTM信号
が与えられる。このTM信号はトランジスタ３６
を介してトランジスタ３７の制御端子に与えられ
る。
構成について説明する。第２図に示した回路は、
大きくは駆動信号発生部３２と、メモリセル選択
部３３と、ラツチ回路３４とから構成されてい
る。端子３５には第１図の端子３１からTM信号
が与えられる。このTM信号はトランジスタ３６
を介してトランジスタ３７の制御端子に与えられ
る。
一方、端子３８および３９の双方には、アドレ
ス信号ARおよびACが当該駆動信号発生回路を選
択する信号である場合に、ローレベルの信号が与
えられる。すなわち、この場合にはトランジスタ
４０および４１はオフ状態となる。端子４２には
メモリセル書込のタイミングを決める基本クロツ
ク信号φが与えられる。トランジスタ４３はこの
クロツク信号φによつてオン・オフ制御され、こ
のトランジスタ４３の一方の導通端子はトランジ
スタ４０，４１および４４に結合される。トラン
ジスタ４４の他方の導通端子はトランジスタ４５
の制御端子に結合される。端子４６，４７，４８
および４９にはハイレベルの信号が与えられる。
また、ラツチ回路３４は、ハイレベルの信号を供
給する端子５０と、上述の基本クロツク信号φが
与えられる端子５１と、トランジスタ５２および
５３とから構成され、クロツク信号φによつて制
御された信号C1出力前に端子５４を予めローレ
ベルにしておくための回路である。
ス信号ARおよびACが当該駆動信号発生回路を選
択する信号である場合に、ローレベルの信号が与
えられる。すなわち、この場合にはトランジスタ
４０および４１はオフ状態となる。端子４２には
メモリセル書込のタイミングを決める基本クロツ
ク信号φが与えられる。トランジスタ４３はこの
クロツク信号φによつてオン・オフ制御され、こ
のトランジスタ４３の一方の導通端子はトランジ
スタ４０，４１および４４に結合される。トラン
ジスタ４４の他方の導通端子はトランジスタ４５
の制御端子に結合される。端子４６，４７，４８
および４９にはハイレベルの信号が与えられる。
また、ラツチ回路３４は、ハイレベルの信号を供
給する端子５０と、上述の基本クロツク信号φが
与えられる端子５１と、トランジスタ５２および
５３とから構成され、クロツク信号φによつて制
御された信号C1出力前に端子５４を予めローレ
ベルにしておくための回路である。
次に、第２図に示した回路の動作について説明
する。まず、ノーマルモード時、すわちTM信号
がローレベルのときには、トランジスタ３７はオ
フ状態となる。代わりにメモリセル選択部３３が
通常のメモリセル選択回路として機能して、アド
レス信号によつて当該駆動信号発生回路２７が選
択されたときには、トランジスタ４０および４１
がともにオフとなり、クロツク信号φに従つてハ
イレベルの信号がトランジスタ４５の制御端子に
与えられてトランジスタ４５はオン状態となる。
これに応じてハイレベルの信号C1が端子５４か
ら出力されて関連するトランジスタ３および４を
オン状態にする。
する。まず、ノーマルモード時、すわちTM信号
がローレベルのときには、トランジスタ３７はオ
フ状態となる。代わりにメモリセル選択部３３が
通常のメモリセル選択回路として機能して、アド
レス信号によつて当該駆動信号発生回路２７が選
択されたときには、トランジスタ４０および４１
がともにオフとなり、クロツク信号φに従つてハ
イレベルの信号がトランジスタ４５の制御端子に
与えられてトランジスタ４５はオン状態となる。
これに応じてハイレベルの信号C1が端子５４か
ら出力されて関連するトランジスタ３および４を
オン状態にする。
一方、テストモード時すなわちTM信号がハイ
レベルを期間中にはトランジスタ３７は常にオン
状態となり、アドレス信号にかかわらずに、端子
５４には常にハイレベルの信号C1が出力されて
関連するトランジスタ３および４をオン状態にす
る。
レベルを期間中にはトランジスタ３７は常にオン
状態となり、アドレス信号にかかわらずに、端子
５４には常にハイレベルの信号C1が出力されて
関連するトランジスタ３および４をオン状態にす
る。
次に、第３図は、上述のテストモードに時にお
いて、さらにメモリセルに書込動作を行なうとき
にのみ、関連するトランジスタをオン状態にする
駆動信号発生回路の回路図である。第３図におい
て、信号φWはテストモード時においてメモリセ
ルに実際に書込を行なうときにハイレベルになる
信号である。第３図に示した回路図の構成は、以
下の点を除いて第２図に示した回路図の構成と同
じである。すなわち、端子５５を介してトランジ
スタ３６の一方の導通端子に信号φWが与えられ
ており、かつトランジスタ３６の制御端子には端
子５６を介してTM信号が与えられている点であ
る。したがつて、TM信号およびφWの双方がハ
イレベルになるときにのみ、端子５４から駆動信
号C1が出力されて関連するトランジスタ３およ
び４をオン状態にする。
いて、さらにメモリセルに書込動作を行なうとき
にのみ、関連するトランジスタをオン状態にする
駆動信号発生回路の回路図である。第３図におい
て、信号φWはテストモード時においてメモリセ
ルに実際に書込を行なうときにハイレベルになる
信号である。第３図に示した回路図の構成は、以
下の点を除いて第２図に示した回路図の構成と同
じである。すなわち、端子５５を介してトランジ
スタ３６の一方の導通端子に信号φWが与えられ
ており、かつトランジスタ３６の制御端子には端
子５６を介してTM信号が与えられている点であ
る。したがつて、TM信号およびφWの双方がハ
イレベルになるときにのみ、端子５４から駆動信
号C1が出力されて関連するトランジスタ３およ
び４をオン状態にする。
なお、上述の実施例では１つのデータ書込用端
子から４ビツトのメモリセルにデータ書込まれる
半導体記憶装置について説明したが、これは何ビ
ツトであつてもよく、半導体記憶装置の形式も、
どのようなものであつてもよい。
子から４ビツトのメモリセルにデータ書込まれる
半導体記憶装置について説明したが、これは何ビ
ツトであつてもよく、半導体記憶装置の形式も、
どのようなものであつてもよい。
さらに、複数ビツトの並列読出手段を兼備えれ
ば、さらにテスト時間を短縮できることは明白で
ある。
ば、さらにテスト時間を短縮できることは明白で
ある。
［発明の効果］
以上のように、この発明によれば、簡単な回路
構成の駆動信号発生回路を設けることによつて、
複数ビツトのメモリセルに同一データを同時に書
込むことができるので、テスト時のメモリセルの
書込時間を短縮することができ、大容量の半導体
記憶装置であつてもその機能テスト時間を大幅に
短縮することができる。
構成の駆動信号発生回路を設けることによつて、
複数ビツトのメモリセルに同一データを同時に書
込むことができるので、テスト時のメモリセルの
書込時間を短縮することができ、大容量の半導体
記憶装置であつてもその機能テスト時間を大幅に
短縮することができる。
第１図はこの発明の一実施例の電気的構成を示
す概略ブロツク図である。第２図および第３図は
この発明の一実施例を構成する駆動信号発生回路
の回路図である。第４図は従来の半導体記憶装置
の電気的構成を示す概略ブロツク図である。 図において、１はデータ書込用端子、２はデー
タ入力バツフア、１１，１２，１３，１４は前置
増幅器、１５，１６，１７，１８はメモリセル、
１９，２０，２１，２２はメモリセル選択回路、
２３，２４，２５，２６はアドレス信号入力端
子、２７，２８，２９，３０は駆動信号発生回
路、３１はテストモード切換信号入力端子、３
２，３２′は駆動信号発生部、３３はメモリセル
選択部、３４はラツチ回路を示す。なお、各図中
同一符号は同一または相当部分を示す。
す概略ブロツク図である。第２図および第３図は
この発明の一実施例を構成する駆動信号発生回路
の回路図である。第４図は従来の半導体記憶装置
の電気的構成を示す概略ブロツク図である。 図において、１はデータ書込用端子、２はデー
タ入力バツフア、１１，１２，１３，１４は前置
増幅器、１５，１６，１７，１８はメモリセル、
１９，２０，２１，２２はメモリセル選択回路、
２３，２４，２５，２６はアドレス信号入力端
子、２７，２８，２９，３０は駆動信号発生回
路、３１はテストモード切換信号入力端子、３
２，３２′は駆動信号発生部、３３はメモリセル
選択部、３４はラツチ回路を示す。なお、各図中
同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 入力データを受けるデータ書込用端子と、 複数のブロツクに分割された複数ビツトのメモ
リセルと、 前記複数のブロツクを前記データ書込用端子に
並列に接続する複数の入力線と、 前記複数の入力線に対応して設けられ、各々
が、前記各入力線に挿入された導通経路と制御端
子とを有する、複数のトランジスタ手段と、 ノーマルモード時にアドレス信号を受けて前記
複数のブロツクのうちの特定のブロツクを指定す
る信号を前記複数のトランジスタ手段の制御端子
に供給し、かつテストモード時にテストモード信
号を受けて前記複数のブロツクのすべてを同時に
指定する駆動信号を前記複数のトランジスタ手段
の制御端子に供給する駆動信号発生手段とを備
え、 前記駆動信号発生手段は、 前記データ書込用端子へのデータ書込のタイミ
ングを表わすタイミング信号を発生する信号発生
手段をさらに含み、かつ前記タイミング信号に応
答して前記駆動信号を発生する、半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183018A JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
| KR1019850005459A KR900005666B1 (ko) | 1984-08-30 | 1985-07-29 | 반도체기억장치 |
| US06/762,632 US4692901A (en) | 1984-08-30 | 1985-08-05 | Semiconductor memory |
| DE19853530591 DE3530591A1 (de) | 1984-08-30 | 1985-08-27 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183018A JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159698A JPS6159698A (ja) | 1986-03-27 |
| JPH0411959B2 true JPH0411959B2 (ja) | 1992-03-03 |
Family
ID=16128295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183018A Granted JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159698A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828115B2 (ja) * | 1986-11-10 | 1996-03-21 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JP2613656B2 (ja) * | 1989-11-24 | 1997-05-28 | シャープ株式会社 | 半導体記憶装置 |
| JPH04167299A (ja) * | 1990-10-30 | 1992-06-15 | Nec Corp | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
-
1984
- 1984-08-30 JP JP59183018A patent/JPS6159698A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159698A (ja) | 1986-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |