JPH04120912A - 多チャンネルデジタル―アナログ変換器及びその試験方法 - Google Patents
多チャンネルデジタル―アナログ変換器及びその試験方法Info
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- JPH04120912A JPH04120912A JP24177890A JP24177890A JPH04120912A JP H04120912 A JPH04120912 A JP H04120912A JP 24177890 A JP24177890 A JP 24177890A JP 24177890 A JP24177890 A JP 24177890A JP H04120912 A JPH04120912 A JP H04120912A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
多チャンネルデジタル−アナログ変換器に関し、Ｄ／Ａ
変換器の試験時間を短縮することを目的とし、 外部電圧を分圧する２ｎＲ型ラダー抵抗回路と、前記２
ｎＲ型ラダー抵抗回路の各段のノードに対応して設けら
れた複数の電位線からなる電位線群と、前記電位線群に
並列に接続されるとともに、それぞれ１つの出力線を備
えた複数の選択回路とからなり、各選択回路はそれぞれ
ｎビットのデジタル入力信号に基づいて前記電位線群の
うちいずれか１つの電位線を選択して当該選択回路の出
力線に接続するようにした多チャンネルデジタル−アナ
ログ変換器において、前記電位線群と前記２ｎＲ型ラダ
ー抵抗回路の各段のノードとを接続又は切離すための開
閉回路を設けた構成とした。
変換器の試験時間を短縮することを目的とし、 外部電圧を分圧する２ｎＲ型ラダー抵抗回路と、前記２
ｎＲ型ラダー抵抗回路の各段のノードに対応して設けら
れた複数の電位線からなる電位線群と、前記電位線群に
並列に接続されるとともに、それぞれ１つの出力線を備
えた複数の選択回路とからなり、各選択回路はそれぞれ
ｎビットのデジタル入力信号に基づいて前記電位線群の
うちいずれか１つの電位線を選択して当該選択回路の出
力線に接続するようにした多チャンネルデジタル−アナ
ログ変換器において、前記電位線群と前記２ｎＲ型ラダ
ー抵抗回路の各段のノードとを接続又は切離すための開
閉回路を設けた構成とした。
［産業上の利用分野］
本発明は多チャンネルデジタル−アナログ変換器（以下
、Ｄ／Ａ変換器という）に関するものである。
、Ｄ／Ａ変換器という）に関するものである。
近年、様々な機器やシステムで扱われている情報は増々
デジタル化してきているが、最終的にコントロールされ
る内容はアナログ的なものとなっている。例えば、テレ
ビ、ビデオ等では色、音、輝度等がアナログ信号として
使用され、ＦＡ分野の産業ロボット等ではアームの角度
、可動距離等がアナログ信号として使用される。従って
、様々なりＡ変換装置が開発されてきたが、ビット数が
増えてチャンネル数が増加するに従い、Ｄ／Ａ変換器の
動作試験を行うことが複雑となってきている。
デジタル化してきているが、最終的にコントロールされ
る内容はアナログ的なものとなっている。例えば、テレ
ビ、ビデオ等では色、音、輝度等がアナログ信号として
使用され、ＦＡ分野の産業ロボット等ではアームの角度
、可動距離等がアナログ信号として使用される。従って
、様々なりＡ変換装置が開発されてきたが、ビット数が
増えてチャンネル数が増加するに従い、Ｄ／Ａ変換器の
動作試験を行うことが複雑となってきている。
［従来の技術］
従来、Ｄ／Ａ変換器に内蔵されるラダー抵抗の構成につ
いて大別すると、Ｒ−２ｎＲ方式と、２ｎＲ方式に２種
類が挙げられる。Ｒ−２ｎＲ方式は１チヤンネルにつき
１個のラダー抵抗が必要であり、従って複数チャンネル
、例えばＮチャンネルの場合Ｎ個のＲ−２ｎＲラダー抵
抗が必要となる。一方、２ｎＲ方式はＮチャンネルのＤ
／Ａコンバータでも１個の２ｎＲラダー抵抗で済む。従
って、Ｒ２ｎＲ２ｎＲ方複数のチャンネルとなると広い
デコーダ面積が必要となり、２ｎＲ方式のＤ／Ａ変換器
の方が使用に際して小さなチップ面積で済むため効率的
である。
いて大別すると、Ｒ−２ｎＲ方式と、２ｎＲ方式に２種
類が挙げられる。Ｒ−２ｎＲ方式は１チヤンネルにつき
１個のラダー抵抗が必要であり、従って複数チャンネル
、例えばＮチャンネルの場合Ｎ個のＲ−２ｎＲラダー抵
抗が必要となる。一方、２ｎＲ方式はＮチャンネルのＤ
／Ａコンバータでも１個の２ｎＲラダー抵抗で済む。従
って、Ｒ２ｎＲ２ｎＲ方複数のチャンネルとなると広い
デコーダ面積が必要となり、２ｎＲ方式のＤ／Ａ変換器
の方が使用に際して小さなチップ面積で済むため効率的
である。
ここで、第４図に２ｎＲ方式により構成されたＤ／Ａ変
換器を示す。チップ上にはデコーダ群Ｆを構成する２チ
ヤンネルのデコーダＤ１、Ｄ２が設けられている。又、
高電位側及び低電位側リファレンス電圧Ｖ ｒｅｆ＋、
Ｖ ｒｅｆ−が印加される４段の抵抗Ｒ１〜Ｒ４よ
りなるラダー抵抗回路３が設けられ、この各抵抗Ｒ１〜
Ｒ４により印加電圧を４分割できるようになっている。
換器を示す。チップ上にはデコーダ群Ｆを構成する２チ
ヤンネルのデコーダＤ１、Ｄ２が設けられている。又、
高電位側及び低電位側リファレンス電圧Ｖ ｒｅｆ＋、
Ｖ ｒｅｆ−が印加される４段の抵抗Ｒ１〜Ｒ４よ
りなるラダー抵抗回路３が設けられ、この各抵抗Ｒ１〜
Ｒ４により印加電圧を４分割できるようになっている。
そして、前記ラダー抵抗回路３の各ノードＮ１〜Ｎ４に
は電位線８１〜Ｓ４が接続され、これらにより電位線群
Ｓが構成されている。そして、この電位線群Ｓは前記各
デコーダＤ１、Ｄ２に接続されている。
は電位線８１〜Ｓ４が接続され、これらにより電位線群
Ｓが構成されている。そして、この電位線群Ｓは前記各
デコーダＤ１、Ｄ２に接続されている。
又、前記デコーダＤ１には２ビツトの相補信号線Ｄ１０
．ｒ５１０．Ｄ１１．Ｄ１１カ設ケラレルトトモニ、前
記電位線８１〜Ｓ４に対応して導通線Ａ１〜Ａ４が接続
されている。
．ｒ５１０．Ｄ１１．Ｄ１１カ設ケラレルトトモニ、前
記電位線８１〜Ｓ４に対応して導通線Ａ１〜Ａ４が接続
されている。
そして、前記導通線Ａ１にはＮＭＯＳトランジスタＴｌ
、Ｔ２が直列接続されており、前記相補信号線ＤＩＯに
ＮＭＯ３Ｉ−ランジスタＴｌのゲート端子が、相補信号
線ＤｌｌにはＮＭＯＳトランジスタＴ２のゲート端子が
接続されている。
、Ｔ２が直列接続されており、前記相補信号線ＤＩＯに
ＮＭＯ３Ｉ−ランジスタＴｌのゲート端子が、相補信号
線ＤｌｌにはＮＭＯＳトランジスタＴ２のゲート端子が
接続されている。
前記導通線Ａ２にはＮＭＯＳトランジスタＴ３゜Ｔ４が
直列接続されており、前記相補信号線１５１０にＮＭＯ
３）ランジスタＴ３のゲート端子が、相補信号線Ｄｌｌ
にＮＭＯＳトランジスタＴ４のゲート端子が接続されて
いる。
直列接続されており、前記相補信号線１５１０にＮＭＯ
３）ランジスタＴ３のゲート端子が、相補信号線Ｄｌｌ
にＮＭＯＳトランジスタＴ４のゲート端子が接続されて
いる。
又、前記導通線Ａ３にはＮＭＯＳトランジスタＴ５．Ｔ
６が直列接続されており、前記相補信号線ＤＩＯにＮＭ
ＯＳトランジスタＴ５のゲート端子が、相補信号線ｒ５
１１にＮＭＯＳトランジスタＴ６のゲート端子が接続さ
れている。
６が直列接続されており、前記相補信号線ＤＩＯにＮＭ
ＯＳトランジスタＴ５のゲート端子が、相補信号線ｒ５
１１にＮＭＯＳトランジスタＴ６のゲート端子が接続さ
れている。
更に、前記導通線Ａ４にはＮＭＯＳトランジスタＴｌ、
Ｔ８か直列接続されており、前記相補信号線ｒ５１０に
ＮＭＯＳトランジスタＴｌのゲート端子が、相補信号線
１）１１にＮＭＯ３）ランジスタＴ８のゲート端子が接
続されている。又、前記導通線Ａ１〜Ａ４は出力線４に
それぞれ接続されている。
Ｔ８か直列接続されており、前記相補信号線ｒ５１０に
ＮＭＯＳトランジスタＴｌのゲート端子が、相補信号線
１）１１にＮＭＯ３）ランジスタＴ８のゲート端子が接
続されている。又、前記導通線Ａ１〜Ａ４は出力線４に
それぞれ接続されている。
尚、デコーダＤ２の構成は前記デコーダＤ１と同一構成
のため同一番号を付して説明を省略するが、デコーダＤ
２の相補信号線Ｄ２０． ｌ５２０． Ｄ２１゜ｒ５２
１は前記デコーダＤＩの相補信号線ＤＩＯ，ｌＮｌ０゜
Ｄｌｌ、 １５１１と異なる。
のため同一番号を付して説明を省略するが、デコーダＤ
２の相補信号線Ｄ２０． ｌ５２０． Ｄ２１゜ｒ５２
１は前記デコーダＤＩの相補信号線ＤＩＯ，ｌＮｌ０゜
Ｄｌｌ、 １５１１と異なる。
コノ結果、各相補信号線Ｄ １０． ｒ５１０； Ｄ
１１． Ｄｉｌｌ、Ｄ２０．ｒ５２０．Ｄ２１．′ｒ５
２１ノテシタル信号ニ基づいてＮＭＯＳトランジスタＴ
１〜Ｔ８が制御されて導通線Ａ１〜Ａ４が選択され、電
位線８１〜Ｓ４内、１つの電位線８１〜Ｓ４が出力線４
と接続される。すると、ラダー抵抗回路３の抵抗Ｒ１〜
Ｒ４によって分圧された電圧が出力線４から出力される
。
１１． Ｄｉｌｌ、Ｄ２０．ｒ５２０．Ｄ２１．′ｒ５
２１ノテシタル信号ニ基づいてＮＭＯＳトランジスタＴ
１〜Ｔ８が制御されて導通線Ａ１〜Ａ４が選択され、電
位線８１〜Ｓ４内、１つの電位線８１〜Ｓ４が出力線４
と接続される。すると、ラダー抵抗回路３の抵抗Ｒ１〜
Ｒ４によって分圧された電圧が出力線４から出力される
。
［発明が解決しようとする課題］
しかしながら、２ｎＲ方式のラダー抵抗で、Ｎ個のチャ
ンネルを備えたＤ／Ａ変換器を出荷する際に正常動作す
るかを試験する必要がある。そのため、１つのチャンネ
ルにつき、２” （ｎはビットの数）個の電圧を測定し
、Ｎ個のチャンネル分の測定が必要になる。その結果、
上記した２ビツト２チヤンネルのＤ／Ａ変換器において
は、２２×２＝８回のＤＣ測定を行うことになる。
ンネルを備えたＤ／Ａ変換器を出荷する際に正常動作す
るかを試験する必要がある。そのため、１つのチャンネ
ルにつき、２” （ｎはビットの数）個の電圧を測定し
、Ｎ個のチャンネル分の測定が必要になる。その結果、
上記した２ビツト２チヤンネルのＤ／Ａ変換器において
は、２２×２＝８回のＤＣ測定を行うことになる。
しかし、例えば１０ビツトＩＯチヤンネルの場合には２
”ｘｌＯ＝１０２４０回の電圧測定を行わなければなら
ない。従って、多ビット、多チャンネルとなった場合に
は試験を行う回数が増え、試験の時間が非常に長くなる
という問題がある。
”ｘｌＯ＝１０２４０回の電圧測定を行わなければなら
ない。従って、多ビット、多チャンネルとなった場合に
は試験を行う回数が増え、試験の時間が非常に長くなる
という問題がある。
本発明は上記問題点を解決するためになされたものであ
って、その目的はＤ／Ａ変換器の試験時間を短縮するこ
とができるＤ／Ａ変換器及びその検査方法を提供するこ
とにある。
って、その目的はＤ／Ａ変換器の試験時間を短縮するこ
とができるＤ／Ａ変換器及びその検査方法を提供するこ
とにある。
［課題を解決するための手段］
本発明は上記目的を達成するため、外部電圧を分圧する
２ｎＲ型ラダー抵抗回路と、前記２ｎＲ型ラダー抵抗回
路の各段のノードに対応して設けられた複数の電位線か
らなる電位線群と、前記電位線群に並列に接続されると
ともに、それぞれ１つの出力線を備えた複数の選択回路
とからなり、各選択回路はそれぞれｎビットのデジタル
人力信号に基づいて前記電位線群のうちいずれか１つの
電位線を選択して当該選択回路の出力線に接続するよう
にした多チャンネルデジタルーアナロク変換器において
、前記電位線群と前記２ｎＲ型ラタ一抵抗回路の各段の
ノードとを接続又は切離すための開閉回路を設けた構成
とした。
２ｎＲ型ラダー抵抗回路と、前記２ｎＲ型ラダー抵抗回
路の各段のノードに対応して設けられた複数の電位線か
らなる電位線群と、前記電位線群に並列に接続されると
ともに、それぞれ１つの出力線を備えた複数の選択回路
とからなり、各選択回路はそれぞれｎビットのデジタル
人力信号に基づいて前記電位線群のうちいずれか１つの
電位線を選択して当該選択回路の出力線に接続するよう
にした多チャンネルデジタルーアナロク変換器において
、前記電位線群と前記２ｎＲ型ラタ一抵抗回路の各段の
ノードとを接続又は切離すための開閉回路を設けた構成
とした。
［作用］
従って、この発明によれば、開閉回路により外部電圧を
分圧する２ｎＲ型ラダー抵抗回路の各段のノードと、電
位線群とを切離し、接続を行うことができる。
分圧する２ｎＲ型ラダー抵抗回路の各段のノードと、電
位線群とを切離し、接続を行うことができる。
そして、開閉回路により２ｎＲ型ラダー抵抗回路の各段
のノードと電位線群とを接続した状態で基準となる選択
回路にデジタル信号を入力し、電位線群の内、１つの電
位線を順次選択する。すると、電位線は出力線と接続さ
れ、２ｎＲ型ラダー抵抗回路のにより分圧された電圧が
出力線に出力される。
のノードと電位線群とを接続した状態で基準となる選択
回路にデジタル信号を入力し、電位線群の内、１つの電
位線を順次選択する。すると、電位線は出力線と接続さ
れ、２ｎＲ型ラダー抵抗回路のにより分圧された電圧が
出力線に出力される。
その後、開閉回路により前記ラダー抵抗回路の各段のノ
ードと電位線群とを切離した状態で基準選択回路と試験
したい他の選択回路に同一の電位線を選択するデジタル
信号を入力する。そして、基準の選択回路の出力線から
テスト信号を入力して他の選択回路の出力線からテスト
信号が出力されれば、他の選択回路が正常に動作するか
を試験することができる。
ードと電位線群とを切離した状態で基準選択回路と試験
したい他の選択回路に同一の電位線を選択するデジタル
信号を入力する。そして、基準の選択回路の出力線から
テスト信号を入力して他の選択回路の出力線からテスト
信号が出力されれば、他の選択回路が正常に動作するか
を試験することができる。
又、開閉回路により２ｎＲ型ラダー抵抗回路の各段のノ
ートと電位線群とを切離した状態で、各選択回路間で同
一の電位線を選択するデジタル信号を当該選択回路に入
力し、１つの選択回路の出力線からテスト信号を入力し
、他の選択回路の出力線からテスト信号が出力されれば
同一の電位線が選択されたことを確認することができる
。
ートと電位線群とを切離した状態で、各選択回路間で同
一の電位線を選択するデジタル信号を当該選択回路に入
力し、１つの選択回路の出力線からテスト信号を入力し
、他の選択回路の出力線からテスト信号が出力されれば
同一の電位線が選択されたことを確認することができる
。
［実施例］
以下、本発明を具体化した多チヤンネルＤ／Ａ変換器の
一実施例を第１図に従って説明する。尚、前記従来例と
同様の構成に付いては同一番号を付してその説明を省略
する。
一実施例を第１図に従って説明する。尚、前記従来例と
同様の構成に付いては同一番号を付してその説明を省略
する。
第１図に示すように、電位線３１−８４と、２ｎＲ型ラ
ダー抵抗回路３の各ノードＮ１〜Ｎ４との間には電位線
群ＳとノードＮ１〜Ｎ４とを接続又は切離すＮＭＯ３）
ランジスタＴＩＯ〜Ｔ１３が接続され、各ＮＭＯＳトラ
ンジスタＴＩＯ〜Ｔ１３のゲート端子には電源電圧ＶＤ
Ｔ）が供給されるようになっている。
ダー抵抗回路３の各ノードＮ１〜Ｎ４との間には電位線
群ＳとノードＮ１〜Ｎ４とを接続又は切離すＮＭＯ３）
ランジスタＴＩＯ〜Ｔ１３が接続され、各ＮＭＯＳトラ
ンジスタＴＩＯ〜Ｔ１３のゲート端子には電源電圧ＶＤ
Ｔ）が供給されるようになっている。
従って、電源電圧ＶＤＤが各ＮＭＯＳトランジスタＴＩ
Ｏ〜Ｔ１３のゲート端子に供給されると、ＮＭＯ８Ｉ−
ランジスタＴＩＯ〜Ｔ１４がオンし、２ｎＲ型ラダー抵
抗回路３の各ノードＮ１〜Ｎ４と電位線８１〜Ｓ４を介
して各デコーダＤ１、Ｄ２の各導通線Ａ１〜Ａ４とが接
続される。又、各ＮＭＯＳトランジスタＴ１０〜Ｔ１３
のゲート端子に電源電圧ＶＤＤが供給されなくなると、
ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３がオフして２ｎＲ
型ラダー抵抗回路３の各ノードＮ１〜Ｎ４と各電位線８
１〜Ｓ４とが切離される。
Ｏ〜Ｔ１３のゲート端子に供給されると、ＮＭＯ８Ｉ−
ランジスタＴＩＯ〜Ｔ１４がオンし、２ｎＲ型ラダー抵
抗回路３の各ノードＮ１〜Ｎ４と電位線８１〜Ｓ４を介
して各デコーダＤ１、Ｄ２の各導通線Ａ１〜Ａ４とが接
続される。又、各ＮＭＯＳトランジスタＴ１０〜Ｔ１３
のゲート端子に電源電圧ＶＤＤが供給されなくなると、
ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３がオフして２ｎＲ
型ラダー抵抗回路３の各ノードＮ１〜Ｎ４と各電位線８
１〜Ｓ４とが切離される。
上記のように構成された２ビツト２チヤンネルＤ／Ａ変
換器の作用及び試験方法について説明する。
換器の作用及び試験方法について説明する。
デコーダＤＩが正常に動作するか否かを試験するＤＣ測
定を以下の手順にて行う。先ず、ＮＭＯＳトランジスタ
ＴＩＯ〜Ｔ１３のゲート端子に電源電圧ＶＤＤを供給し
、同ＮＭＯＳトランジスタＴｌＯ〜Ｔ１３をオンさせる
。次に、相補信号線Ｄ１０、 ？）１０． Ｄｌｌ、
１５１１にデジタル信号を入力して電位線群Ｓの内、
１つの電位線８１〜Ｓ４を順次選択し、ラダー抵抗回路
３によって分圧されたアナログ信号が正常に出力される
か否かを試験する。
定を以下の手順にて行う。先ず、ＮＭＯＳトランジスタ
ＴＩＯ〜Ｔ１３のゲート端子に電源電圧ＶＤＤを供給し
、同ＮＭＯＳトランジスタＴｌＯ〜Ｔ１３をオンさせる
。次に、相補信号線Ｄ１０、 ？）１０． Ｄｌｌ、
１５１１にデジタル信号を入力して電位線群Ｓの内、
１つの電位線８１〜Ｓ４を順次選択し、ラダー抵抗回路
３によって分圧されたアナログ信号が正常に出力される
か否かを試験する。
つまり、相補信号線ＤＩＯ，ＤｌｌにＨレベル、Ｄｌｏ
、 ＤｒｌｌにＬレベルのデジタル信号を入力すると、
ＮＭＯＳトランジスタＴｌ、Ｔ２がオンして導通線Ａ１
が導通状態となり、電位線Ｓｌが選択される。そのため
、ラダー抵抗回路３におけるノードＮ１の電位が電位線
Ｓ１、導通線Ａ１を介して出力線４に出力されることに
なる。
、 ＤｒｌｌにＬレベルのデジタル信号を入力すると、
ＮＭＯＳトランジスタＴｌ、Ｔ２がオンして導通線Ａ１
が導通状態となり、電位線Ｓｌが選択される。そのため
、ラダー抵抗回路３におけるノードＮ１の電位が電位線
Ｓ１、導通線Ａ１を介して出力線４に出力されることに
なる。
ここで、ノードＮ１の電位が出力線４から正常に出力さ
れることを確認した後、相補信号線１５１０゜Ｄｌｌに
Ｈレベル、ＤＩＯ，ｌ５１１にＬレベルのデジタル信号
を入力すると、ＮＭＯＳトランジスタＴ３゜Ｔ４がオン
して導通線Ａ２が導通状態となり、電位線Ｓ２が選択さ
れる。この結果、ラダー抵抗回路３におけるノードＮ２
の電位が電位線Ｓ２、導通線Ａ２を介して出力線４に出
力される。そして、ノードＮ２の電位が出力線４から正
常に出力されることを確認する。
れることを確認した後、相補信号線１５１０゜Ｄｌｌに
Ｈレベル、ＤＩＯ，ｌ５１１にＬレベルのデジタル信号
を入力すると、ＮＭＯＳトランジスタＴ３゜Ｔ４がオン
して導通線Ａ２が導通状態となり、電位線Ｓ２が選択さ
れる。この結果、ラダー抵抗回路３におけるノードＮ２
の電位が電位線Ｓ２、導通線Ａ２を介して出力線４に出
力される。そして、ノードＮ２の電位が出力線４から正
常に出力されることを確認する。
そして、次に相補信号線ＤＩＯ，Ｔ５１１にＨレベル、
ＤｉＬＯ，ＤｌｌにＬレベルのデジタル信号を入力する
と、ＮＭＯ８Ｉ−ランジスタＴ５．Ｔ６がオンして導通
線Ａ３が導通状態となり、電位線Ｓ３が選択される。そ
のため、ラダー抵抗回路３におけるノードＮ３の電位が
電位線Ｓ３、導通線Ａ３を介して出力線４に出力される
。そして、ノードＮ３の電位が出力線４から正常に出力
されることを確認する。
ＤｉＬＯ，ＤｌｌにＬレベルのデジタル信号を入力する
と、ＮＭＯ８Ｉ−ランジスタＴ５．Ｔ６がオンして導通
線Ａ３が導通状態となり、電位線Ｓ３が選択される。そ
のため、ラダー抵抗回路３におけるノードＮ３の電位が
電位線Ｓ３、導通線Ａ３を介して出力線４に出力される
。そして、ノードＮ３の電位が出力線４から正常に出力
されることを確認する。
更に、相補信号線Ｄｔｏ、 Ｉ’ｌｌにＨレベル、Ｄ
１０゜ＤｌｌにＬレベルのデジタル信号を入力すると、
ＮＭＯ８）ランジスタＴ７．Ｔ８がオンして導通線Ａ４
が導通状態となり、電位線Ｓ４が選択される。
１０゜ＤｌｌにＬレベルのデジタル信号を入力すると、
ＮＭＯ８）ランジスタＴ７．Ｔ８がオンして導通線Ａ４
が導通状態となり、電位線Ｓ４が選択される。
そのため、ラダー抵抗回路３におけるノードＮ４の電位
が電位線Ｓ４、導通線Ａ４を介して出力線４に出力され
る。そして、ノードＮ４の電位が出力線４から正常に出
力されることを確認する。
が電位線Ｓ４、導通線Ａ４を介して出力線４に出力され
る。そして、ノードＮ４の電位が出力線４から正常に出
力されることを確認する。
この結果、ＤＣ測定によりデコーダＤｌが正常であるこ
とを確認することができる。その後、更にデコーダＤ２
が正常に動作するか否かを試験する場合、ＮＭＯＳトラ
ンジスタＴ１０〜Ｔ１４のゲート端子に供給されている
電源電圧ＶＤＤを停止する。すると、ラダー抵抗回路３
の各ノードＮ１〜Ｎ４と電位線８１〜Ｓ４とが切離され
、ラダー抵抗回路３における各ノードＮ１−Ｎ４の電位
が各電位線８１〜Ｓ４へ供給されなくなる。
とを確認することができる。その後、更にデコーダＤ２
が正常に動作するか否かを試験する場合、ＮＭＯＳトラ
ンジスタＴ１０〜Ｔ１４のゲート端子に供給されている
電源電圧ＶＤＤを停止する。すると、ラダー抵抗回路３
の各ノードＮ１〜Ｎ４と電位線８１〜Ｓ４とが切離され
、ラダー抵抗回路３における各ノードＮ１−Ｎ４の電位
が各電位線８１〜Ｓ４へ供給されなくなる。
この状態にて例えば、相補信号線ＤＩＯ，Ｄｌｌ。
Ｄ２０． Ｄ２Ｈ；：ＨＬ／へ／Ｌ／、相補信号線ｒ５
１０．Ｔ５１１゜Ｉ）２０． ｒ５２１にＬレベルのデ
ジタル信号を入力し、デコーダＤ１、Ｄ２における共通
の導通線Ａ１を選択、即ち導通状態にする。
１０．Ｔ５１１゜Ｉ）２０． ｒ５２１にＬレベルのデ
ジタル信号を入力し、デコーダＤ１、Ｄ２における共通
の導通線Ａ１を選択、即ち導通状態にする。
そして、デコーダＤｌの出力線４から第２図に示すテス
トパターン信号Ｘを入力すると、デコーダＤ１の導通線
Ａ１、デコーダＤ２の導通線Ａｌを介してデコーダＤ２
の出力線４からテストパターン信号Ｘが出力されること
になる。そのため、デコーダＤ２の出力線４からデコー
ダＤＩの出力線４から入力されたテストパターン信号Ｘ
が正常に出力されることを確認する。
トパターン信号Ｘを入力すると、デコーダＤ１の導通線
Ａ１、デコーダＤ２の導通線Ａｌを介してデコーダＤ２
の出力線４からテストパターン信号Ｘが出力されること
になる。そのため、デコーダＤ２の出力線４からデコー
ダＤＩの出力線４から入力されたテストパターン信号Ｘ
が正常に出力されることを確認する。
以下同様に、デコーダＤ１、Ｄ２の相補信号線ＤＩＯ，
Ｕ３１０． Ｄｌｌ、 ｒ５１１． Ｄ２０． ′ｒ５
２０． Ｄ２１． Ｄ２１にデジタル信号を入力し、共
通の導通線Ａ２〜Ａ４を選択し、デコーダＤ１の出力線
４からテストパターン信号Ｘを入力し、デコーダＤ２の
出力線４からデコーダＤ１の出力線４から入力されたテ
ストパターン信号Ｘが正常に出力されることを確認する
。
Ｕ３１０． Ｄｌｌ、 ｒ５１１． Ｄ２０． ′ｒ５
２０． Ｄ２１． Ｄ２１にデジタル信号を入力し、共
通の導通線Ａ２〜Ａ４を選択し、デコーダＤ１の出力線
４からテストパターン信号Ｘを入力し、デコーダＤ２の
出力線４からデコーダＤ１の出力線４から入力されたテ
ストパターン信号Ｘが正常に出力されることを確認する
。
この試験によりデコーダＤ２の出力線４からテストパタ
ーン信号Ｘが正常に出力されたことを確認すれば、デコ
ーダＤ２が正常動作することが確認できる。
ーン信号Ｘが正常に出力されたことを確認すれば、デコ
ーダＤ２が正常動作することが確認できる。
この結果、デコーダＤ１のＤＣ測定を行った後、ＮＭＯ
ＳトランジスタＴＩＯ〜Ｔ１３をオフさせて行うデコー
ダＤ２の動作試験はテストノくターン信号Ｘにより行う
ことができる。そのため、通常ＤＣ測定は１回に付き数
１０ｍＳ必要であるが、テストパターン信号Ｘによる試
験は２μｓもあれば充分測定することができる。
ＳトランジスタＴＩＯ〜Ｔ１３をオフさせて行うデコー
ダＤ２の動作試験はテストノくターン信号Ｘにより行う
ことができる。そのため、通常ＤＣ測定は１回に付き数
１０ｍＳ必要であるが、テストパターン信号Ｘによる試
験は２μｓもあれば充分測定することができる。
ちなみに、１０ビツト１０チヤンネルのＤ／Ａ変換器を
例にとってみる。従来のＤＣ測定に要する時間は、１回
のＤＣ測定時間を例えば５０ｍｓとすると、 ２”Ｘ５０ｍ５Ｘ１０＝５１２ｓｅｃ となる。
例にとってみる。従来のＤＣ測定に要する時間は、１回
のＤＣ測定時間を例えば５０ｍｓとすると、 ２”Ｘ５０ｍ５Ｘ１０＝５１２ｓｅｃ となる。
そして、本発明のＤ／Ａ変換器において要する時間は、
（２”ｘ５０ｍｓ）
＋ （２１０ｘ９ｘ２μ５）＝５１．２ｓｅｃとなる。
この結果、ＤＣ測定に要する時間のみに時間が係り、テ
ストパターン信号Ｘによる測定時間はマイクロオーダー
のため、はとんど時間が係らないことがわかる。
ストパターン信号Ｘによる測定時間はマイクロオーダー
のため、はとんど時間が係らないことがわかる。
従って、従来とは異なり大幅な時間を短縮することがで
きる。特に、多ビツト多チャンネルとなるＤ／Ａ変換器
においては試験回数が多くなることからその効果が大き
くなる。
きる。特に、多ビツト多チャンネルとなるＤ／Ａ変換器
においては試験回数が多くなることからその効果が大き
くなる。
尚、デコーダ群Ｆが正常に動作するか否かの出荷時前の
最終試験であるため、デコーダ群Ｆか正常に動作するこ
とを確認した後にはＮＭＯＳトランジスタＴ１０〜Ｔ１
４のゲート端子に外部電源ＶＤＤを供給し、ＮＭＯＳト
ランジスタＴ１０〜Ｔ１３をオンさせた状態にしておく
。
最終試験であるため、デコーダ群Ｆか正常に動作するこ
とを確認した後にはＮＭＯＳトランジスタＴ１０〜Ｔ１
４のゲート端子に外部電源ＶＤＤを供給し、ＮＭＯＳト
ランジスタＴ１０〜Ｔ１３をオンさせた状態にしておく
。
本実施例においては２ビツト２チヤンネルのＤ／Ａ変換
器に具体化したが、次に、２ビツト多チヤンネルのＤ／
Ａ変換器に具体化した側倒について説明する。尚、デコ
ーダ群Ｆ内の構成に付いては前記実施例と同一のため、
説明を省略する。
器に具体化したが、次に、２ビツト多チヤンネルのＤ／
Ａ変換器に具体化した側倒について説明する。尚、デコ
ーダ群Ｆ内の構成に付いては前記実施例と同一のため、
説明を省略する。
第３図に示すように、複数のデコーダＤ１、Ｄ２、Ｄ３
・・・・・・Ｄｎ−１、Ｄｎによりデコーダ群Ｆが構成
され、各デコーダＤ１、Ｄ２、Ｄ３・・・・・・Ｄｎ−
１、Ｄｎが電位線８１〜Ｓ４に対し並列に接続されてい
る。
・・・・・・Ｄｎ−１、Ｄｎによりデコーダ群Ｆが構成
され、各デコーダＤ１、Ｄ２、Ｄ３・・・・・・Ｄｎ−
１、Ｄｎが電位線８１〜Ｓ４に対し並列に接続されてい
る。
次に、デコーダ群Ｆが正常に動作するか否かを試験する
場合には、前記実施例と同様に、ＮＭＯＳトランジスタ
ＴＩＯ〜Ｔ１３をオンさせ、デコーダＤ１のＤＣ測定を
行う。そして、デコーダＤ１が正常に動作することを確
認した後、ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３をオフ
させると、ラダー抵抗回路３ラダー抵抗回路３の各ノー
ドＮｌ〜Ｎ４と電位線５ｌ−８４とが切離され、デコー
ダ群Ｆにラダー抵抗回路３により分圧された電位が供給
されなくなる。
場合には、前記実施例と同様に、ＮＭＯＳトランジスタ
ＴＩＯ〜Ｔ１３をオンさせ、デコーダＤ１のＤＣ測定を
行う。そして、デコーダＤ１が正常に動作することを確
認した後、ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３をオフ
させると、ラダー抵抗回路３ラダー抵抗回路３の各ノー
ドＮｌ〜Ｎ４と電位線５ｌ−８４とが切離され、デコー
ダ群Ｆにラダー抵抗回路３により分圧された電位が供給
されなくなる。
そして、先ずデコーダＤ２が正常に動作するかを試験す
る場合、前記実施例と同様に送補信号線ＤＩＯ，ｒ５１
０． Ｄｌｌ、 Ｄｌｌ、 Ｄ２０． Ｄ２０
． Ｄ２１． １５２１にデジタル信号を入力し、共
通の導通線Ａ１〜Ａ４を順次１つづつ選択する。
る場合、前記実施例と同様に送補信号線ＤＩＯ，ｒ５１
０． Ｄｌｌ、 Ｄｌｌ、 Ｄ２０． Ｄ２０
． Ｄ２１． １５２１にデジタル信号を入力し、共
通の導通線Ａ１〜Ａ４を順次１つづつ選択する。
そして、デコーダＤＩの出力線４から第２図に示すテス
トパターン信号Ｘを入力し、デコーダＤ２の出力線４か
らテストパターン信号Ｘが出力されるかを確認していく
。これによりデコーダＤ２の出力線４から正常にテスト
パターン信号Ｘが出力されること確認した後、次のデコ
ーダＤ３を試験する。そして、最後のデコーダＤｎまで
試験を行いデコーダ群Ｆが正常に動作するかを試験し、
正常動作を行うことが確認されたらＮＭＯ８）ランジス
タＴＩＯ〜Ｔ１３のゲート端子に外部電圧ＶＤＤを供給
し、ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３をオンさせて
出荷できるようにする。この結果、従来のＤＣ測定に比
ベテストパターン信号Ｘを測定する方が時間を短縮する
ことができる。
トパターン信号Ｘを入力し、デコーダＤ２の出力線４か
らテストパターン信号Ｘが出力されるかを確認していく
。これによりデコーダＤ２の出力線４から正常にテスト
パターン信号Ｘが出力されること確認した後、次のデコ
ーダＤ３を試験する。そして、最後のデコーダＤｎまで
試験を行いデコーダ群Ｆが正常に動作するかを試験し、
正常動作を行うことが確認されたらＮＭＯ８）ランジス
タＴＩＯ〜Ｔ１３のゲート端子に外部電圧ＶＤＤを供給
し、ＮＭＯＳトランジスタＴＩＯ〜Ｔ１３をオンさせて
出荷できるようにする。この結果、従来のＤＣ測定に比
ベテストパターン信号Ｘを測定する方が時間を短縮する
ことができる。
尚、基準となるデコーダＤ１に対し試験したいデコーダ
Ｄ２、Ｄ３・・・Ｄｎを１個づつ対応させて試験したが
、デコーダＤ１、 Ｄ２． Ｄ３．−Ｄｎ全てに共通の
電位線８１〜Ｓ４が選択されるデジタル信号を入力する
。この状態からデコーダＤ１の出力線４にテストパター
ン信号Ｘを入力し、他のデコーダＤ２、Ｄ３・・・Ｄｎ
の出力線４かこのテストパターン信号Ｘが出力されるこ
とを確認するれば一度にデコーダ群Ｆの試験を行うこと
ができる。
Ｄ２、Ｄ３・・・Ｄｎを１個づつ対応させて試験したが
、デコーダＤ１、 Ｄ２． Ｄ３．−Ｄｎ全てに共通の
電位線８１〜Ｓ４が選択されるデジタル信号を入力する
。この状態からデコーダＤ１の出力線４にテストパター
ン信号Ｘを入力し、他のデコーダＤ２、Ｄ３・・・Ｄｎ
の出力線４かこのテストパターン信号Ｘが出力されるこ
とを確認するれば一度にデコーダ群Ｆの試験を行うこと
ができる。
又、この他にデコーダＤ１の出力からラダー抵抗回路３
のアナログ信号が正常に出力される試験を行わず、ＮＭ
ＯＳトランジスタＴｌ０−ＴＩ３をオフし、デコーダ群
Ｆ間を直列状態に接続する。
のアナログ信号が正常に出力される試験を行わず、ＮＭ
ＯＳトランジスタＴｌ０−ＴＩ３をオフし、デコーダ群
Ｆ間を直列状態に接続する。
この状態で、１組のデコーダＤ１、Ｄ２を構成して電位
線群Ｓの中から同一の電位線８１〜ｓ４を選択するデジ
タル信号を当該デコーダＤ１、 Ｄ２に入力する。そし
て、デコーダＤｌの出力線４からテストパターン信号Ｘ
を入力し、デコーダＤ２の出力線４からテストパターン
信号Ｘが出力されたことを確認すれば、デコーダＤ２が
正常に動作か否かを確認することができる。
線群Ｓの中から同一の電位線８１〜ｓ４を選択するデジ
タル信号を当該デコーダＤ１、 Ｄ２に入力する。そし
て、デコーダＤｌの出力線４からテストパターン信号Ｘ
を入力し、デコーダＤ２の出力線４からテストパターン
信号Ｘが出力されたことを確認すれば、デコーダＤ２が
正常に動作か否かを確認することができる。
以下、同様に１組のデコーダＤ３．Ｄ４・・・・・・１
組のデコーダＤｎ−１、Ｄｎを構成し、相互間にて′試
験を行う。この方法により前記実施例に比べ一層試験時
間を短縮することができる。
組のデコーダＤｎ−１、Ｄｎを構成し、相互間にて′試
験を行う。この方法により前記実施例に比べ一層試験時
間を短縮することができる。
尚、本発明においてはスイッチングトランジスタを全て
ＮＭＯＳトランジスタによって構成したが、この他にＰ
ＭＯＳトランジスタ、ＣＭＯＳトランジスタ並びにバイ
ポーラトランジスタによってスイッチングトランジスタ
を構成することも可能である。
ＮＭＯＳトランジスタによって構成したが、この他にＰ
ＭＯＳトランジスタ、ＣＭＯＳトランジスタ並びにバイ
ポーラトランジスタによってスイッチングトランジスタ
を構成することも可能である。
［発明の効果］
以上詳述したように、本発明はＤ／Ａ変換器の検査時間
を短縮して効率よく出荷することができる優れた効果を
有する。
を短縮して効率よく出荷することができる優れた効果を
有する。
第１図は本発明を具体化したＤ／Ａ変換器の電気回路図
、 第２図はテスト信号となる波形図、 第３図は本発明の別個のブロック構成図、第４図は従来
のＤ／Ａ変換器の電気回路図である。 図において、 ３は２ｎＲ型ラダー抵抗回路、 ４は出力線、 Ｄ１、Ｄ２は選択回路としてのデコーダ、Ｓは電位線群
、 ８１〜Ｓ４は電位線、 Ｎ１〜Ｎ４はノード、 Ｔ１０〜Ｔ１４は開閉回路としてのＮＭＯ８）ランジス
タ、 Ｖ ｒｅｆ＋、 Ｖ ｒｅｆ−は外部電圧としてのリフ
ァレンス電圧である。
、 第２図はテスト信号となる波形図、 第３図は本発明の別個のブロック構成図、第４図は従来
のＤ／Ａ変換器の電気回路図である。 図において、 ３は２ｎＲ型ラダー抵抗回路、 ４は出力線、 Ｄ１、Ｄ２は選択回路としてのデコーダ、Ｓは電位線群
、 ８１〜Ｓ４は電位線、 Ｎ１〜Ｎ４はノード、 Ｔ１０〜Ｔ１４は開閉回路としてのＮＭＯ８）ランジス
タ、 Ｖ ｒｅｆ＋、 Ｖ ｒｅｆ−は外部電圧としてのリフ
ァレンス電圧である。
Claims (1)
- 【特許請求の範囲】 １、外部電圧（Ｖｒｅｆ＋、Ｖｒｅｆ−）を分圧する２
＾ｎＲ型ラダー抵抗回路（３）と、 前記２＾ｎＲ型ラダー抵抗回路（３）の各段のノード（
Ｎ１〜Ｎ４）に対応して設けられた複数の電位線（Ｓ１
〜Ｓ４）からなる電位線群（Ｓ）と、前記電位線群（Ｓ
）に並列に接続されるとともに、それぞれ１つの出力線
（４）を備えた複数の選択回路（Ｄ１、Ｄ２）と からなり、 各選択回路（Ｄ１、Ｄ２）はそれぞれｎビットのデジタ
ル入力信号に基づいて前記電位線群（Ｓ）のうちいずれ
か１つの電位線（Ｓ１〜Ｓ４）を選択して当該選択回路
（Ｄ１、Ｄ２）の出力線（４）に接続するようにした多
チャンネルデジタル−アナログ変換器において、 前記電位線群（Ｓ）と前記２＾ｎＲ型ラダー抵抗回路（
３）の各段のノード（Ｎ１〜Ｎ４）とを接続又は切離す
ための開閉回路（Ｔ１０〜Ｔ１４）を設けたことを特徴
とする多チャンネルデジタル−アナログ変換器。 ２、外部電圧を分圧する２＾ｎＲ型ラダー抵抗回路と、
前記２＾ｎＲ型ラダー抵抗回路の各段のノードに対応し
て設けられた複数の電位線からなる電位線群と、前記電
位線群に並列に接続されるとともに、それぞれ１つの出
力線を備えた複数の選択回路と、前記電位線群と前記２
＾ｎＲ型ラダー抵抗回路の各段のノードとを接続又は切
離すための開閉回路とからなり、各選択回路はそれぞれ
ｎビットのデジタル信号に基づいて前記電位線群のうち
いずれか１つの電位線を選択して当該選択回路の出力線
に接続するようにした多チャンネルデジタル−アナログ
変換器において、 開閉回路にて電位線群と２＾ｎＲ型ラダー抵抗回路の各
ノードとを接続して前記選択回路群のうち基準となる１
つの選択回路にデジタル信号に基づいて前記ラダー抵抗
回路の各ノードに対して接続されるそれぞれの電位線を
１づつ順次選択させて、当該選択回路とラダー抵抗回路
の検査を行った後、前記開閉回路にて電位線群と前記ラ
ダー抵抗回路の各ノードを切離して前記基準の選択回路
に対して他の選択回路を直列接続し、それぞれデジタル
信号に基づいて各選択回路が同一の電位線を選択したか
否かを検出することを特徴とする多チャンネルデジタル
−アナログ変換器の試験方法。 ３、外部電圧を分圧する２＾ｎＲ型ラダー抵抗回路と、
前記２＾ｎＲ型ラダー抵抗回路の各段のノードに対応し
て設けられた複数の電位線からなる電位線群と、前記電
位線群に並列に接続されるとともに、それぞれ１つの出
力線を備えた複数の選択回路と、前記電位線群と前記２
＾ｎＲ型ラダー抵抗回路の各段のノードとを接続又は切
離すための開閉回路とからなり、各選択回路はそれぞれ
ｎビットのデジタル信号に基づいて前記電位線群のうち
いずれか１つの電位線を選択して当該選択回路の出力線
に接続するようにした多チャンネルデジタル−アナログ
変換器において、 各選択回路間で同一の電位線が選択されたか否かを当該
選択回路にデジタル信号を入力して検査するようにした
ことを特徴とする多チャンネルデジタル−アナログ変換
器の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24177890A JPH04120912A (ja) | 1990-09-12 | 1990-09-12 | 多チャンネルデジタル―アナログ変換器及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24177890A JPH04120912A (ja) | 1990-09-12 | 1990-09-12 | 多チャンネルデジタル―アナログ変換器及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120912A true JPH04120912A (ja) | 1992-04-21 |
Family
ID=17079382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24177890A Pending JPH04120912A (ja) | 1990-09-12 | 1990-09-12 | 多チャンネルデジタル―アナログ変換器及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120912A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
| KR100640575B1 (ko) * | 2000-12-18 | 2006-10-31 | 삼성전자주식회사 | 디지털 신호를 아날로그 신호로 변환시키는 변환기에서결함이 있는 스위치들을 검출하는 테스트시간을감소시키는 디코더 |
| JP2009542143A (ja) * | 2006-06-23 | 2009-11-26 | アナログ・デバイシズ・インコーポレーテッド | 共有されたキャリブレーションを有するデジタル／アナログ変換器 |
-
1990
- 1990-09-12 JP JP24177890A patent/JPH04120912A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
| KR100640575B1 (ko) * | 2000-12-18 | 2006-10-31 | 삼성전자주식회사 | 디지털 신호를 아날로그 신호로 변환시키는 변환기에서결함이 있는 스위치들을 검출하는 테스트시간을감소시키는 디코더 |
| JP2009542143A (ja) * | 2006-06-23 | 2009-11-26 | アナログ・デバイシズ・インコーポレーテッド | 共有されたキャリブレーションを有するデジタル／アナログ変換器 |
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