JPH04121900A - 半導体記憶装置及びその試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置及びその試験方法に関し、試験を実際の
使用に即した動作条件で行うことができ正確かつ信頼性
の高い試験を行うことかできるとともに、チップ面積の
縮小化を図ることを目的とし、 各バス線対にそれぞれ複数のビット線対を接続し、各ビ
ット線対を介してメモリセルに書き込まれたデータを転
送するデータバスと、前記データバスの各バス線対に接
続された複数のビット線対をそれぞれ該バス線対に対し
て選択切り換え接続し、該選択されたビット線対を介し
てメモリセルに書き込まれた試験データを該バス線対に
出力する選択回路と、各バス線対に接続された前記各ビ
ット線対からの試験データを同時に入力し、その各試験
データを圧縮して各セルの不良の有無を判定するデータ
圧縮回路と、前記データバスから分岐し、前記選択回路
にて先に選択された各ビット線対の試験データを前記デ
ータ圧縮回路に入力する第１分岐バスと、前記データバ
スから分岐し、前記選択回路にて次に選択された各ビッ
ト線対の試験データを前記データ圧縮回路に入力する第
２分岐バスと、前記第１分岐バスの各バス線対に設けら
れたラッチ回路と、前記第１分岐バスの各バス線対に設
けられ、前記選択回路の選択動作に同期して先の各試験
データを・前記ラッチ回路にラッチさせ、そのラッチし
た試験データを次に選択される各ビット線対の試験デー
タと同期して前記圧縮回路に入力する第１のスイッチ回
路と、前記第２分岐バスの各バス線対に設けられ、前記
選択回路の選択動作に同期して次に選択されるビット線
対の試験データのみを前記圧縮回路に入力する第２のス
イッチ回路とから構成する。

［産業上の利用分野］ 本発明は半導体記憶装置及びその試験方法に関するもの
である。

半導体記憶装置の大容量化に伴い試験時間が長くなって
きている。そのため、データを圧縮して試験を行うテス
トモードを採用して試験時間の短縮化を図っている。こ
の試験を行う場合、できるだけ通常時と同じ動作条件で
行われることが望ましいとともに、該テストモードのた
めだけの回路はチップ面積の縮小化を図る上でできるだ
け少なくすることが必要である。

［従来の技術］ 従来、半導体記憶装置の試験の１つとして各セルに試験
データを書き込み、その書き込んだデータを読み出し各
セルが正常に動作しているかどうか検査する試験がある
。そして、例えば１メガのダイナミックＲＡＭの場合、
１つのセルを順次書き込み・読み出しを行うことは試験
時間が非常に長（なるため、複数のセルに書き込んだ試
験データを同時に読み出しその読み出された該複数の試
験データを圧縮して試験を行うテストモードを採用して
試験時間の短縮を図っていた。

このデータを圧縮して試験を行うテストモードは１メガ
のダイナミックＲＡＭ　（以下ＤＲＡＭという）ではＩ
１０ピンが４ピンあるものでは、１度に４つのセルに書
き込んだ同一内容の試験デー夕を読み出し、その読み出
した４ビツトの試験データに基づいて該４つセルが正常
か否かを検査している。しかし、Ｉ１０ピンが１ピンで
ある１メガＤＲＡＭにおいては、１度に１ビツトのセル
に書くことしかできず、かつ、読み出せるのも１ビツト
であるので、Ｉ１０ピンが４ピンであるものに比べ、４
倍の検査時間を要する。

そこで、１ビツト１メガＤＲＡＭにおいては、第８図に
示すように４対のデータバス線対ＤＯ。

／Ｄｏ〜Ｄ３　、／Ｄ３に対してビット線対ＢＯ。

／ＢＯ〜Ｂ３　、／Ｂ３がそれぞれ接続されている。

その各ビット線対Ｂ０、／Ｂ０〜Ｂ３．／Ｂ３はトラン
スファーゲートトランジスタＴｌ及びセンスアンプ２１
を介して一端がワード線ＷＬに接続されたメモリセル２
２と接続している。そして、各４対のビット線対Ｂ０、
／Ｂ０〜Ｂ３．／Ｂ３上の所定のセル２２にそれぞれ書
き込んだ試験データをそれぞれ該ビット線対ＢＯ、／Ｂ
Ｏ−Ｂ３　。

／Ｂ３を介して対応するデータバス線対ＤＯ７／ＤＯ〜
Ｄ３　、／Ｄ３に出力する。各データバス線対Ｄｏ　、
／Ｄｏ〜Ｄ３　、／Ｄ３に出力された試験データをそれ
ぞれアンプ２３を介してデータ圧縮回路２４に入力する
。即ち、データ圧縮回路２４には同時に４つのメモリセ
ル２２からの試験データを入力する。

データ圧縮回路２４は各データバス線対ＤＯ。

／ＤＯ〜Ｄ３　、／Ｄ３のデータを入力、即ち４ビツト
の試験データを入力して２ビツトの圧縮データＺ、／Ｚ
をデータ出力回路２５に出力する論理回路であって、４
ビツトの試験データが全て論理値「Ｈ」のとき、Ｚが「
Ｈ」、／Ｚが「Ｌ」の圧縮データを、４ビツトの試験デ
ータが全て各セル論理値「Ｌ」のとき、Ｚが「Ｌ」、／
ＺがｒＨ」の圧縮データを出力する。そして、データ圧
縮回路２４は４ビツトの試験データのうち１つでも他と
一致しない論理値が存在するとＺ、／Ｚが共に「Ｈ」の
圧縮データを出力するようになっている。

そして、データ出力回路２５はこの圧縮データＺ、／Ｚ
に基づいて、圧縮データＺが「Ｈ」、／Ｚが「Ｌ」のと
き「Ｈ」の、圧縮データＺが「ＬＪ、／Ｚが「Ｈ」のと
き「Ｌ」の検査データＤＴを所定の出力ピンに出力する
。又、圧縮データＺが「Ｈ」、／Ｚが「Ｈ」のときハイ
インピーダンスの検査データＤＴを出力する。

従って、試験において、各セルに論理値「Ｈ」の試験デ
ータを書き込み、その各セルに書き込んだ試験データを
読み出し、検査データＤＴが「Ｈ」（Ｚ＝　ｒＨ」、／
Ｚ＝　ｒＬ」）であれば各セルは正常に書き込まれ、正
常に読み出されたことが判り、ハイインピーダンス状態
（Ｚ＝　ｒＨ」、／Ｚ＝　ｒＨ」’）になれば少なくと
も１つのセルが正常に動作していないことが判る。

又、各セルに論理値「Ｌ」の試験データを書き込み、そ
の各セルに書き込んだ試験データを読み出し、検査デー
タＤＴがｒＬ」　（Ｚ＝　ｒＬＪ、／Ｚ＝　ｒＨ」）で
あれば各セルは正常に書き込まれ、正常に読み出された
ことが判り、ハイインピーダンス状態（Ｚ＝　ｒＨ」、
／Ｚ＝　ｒＨ」）になれば少なくとも１つのセルが正常
に動作していないことが判る。

このように、同時に４つメモリセルが検査することがで
きることから、複数の試験データを圧縮して試験を行う
テストモードではその試験時間が１／４に短縮され、試
験作業の効率化が図られている。

しかしながら、半導体記憶装置においてはますます大容
量化が進み、例えば１ビツト４メガＤＲＡＭでは、上記
した４ビツトの試験データを圧縮する方法で試験を行っ
ても１ビツト１メガＤＲＡＭに比べて４倍もの時間がか
かる。

そこで、８ビツトの試験データを圧縮して試験を行って
いる。この場合、第９図に示すように、１ビツト４メガ
ＤＲＡＭの既存の４対のバス線対ＤＯ，／Ｄｏ〜Ｄ３　
、／Ｄ３の他に試験のために新たに４対のバス線対Ｄ４
　、／Ｄ４〜Ｄ７．／Ｄ７を設け、バス線対が合計８対
となるデータバスを形成する。

この８対のデータバス線対Ｄ０、／Ｄ０〜Ｄ７゜／Ｄ７
に対してビット線対ＢＯ、／ＢＯ−８７。

／Ｂ７がそれぞれ接続され、その各ビット線対Ｂ０　、
／ＢＯ−Ｂ７　、／Ｂ７はトランスファーゲートトラン
ジスタＴＩ及び第８図に示すようなセンスアンプ２１を
介してメモリセル２２につながっている。そして、各８
対のビット線対Ｂ０、／Ｂ０〜Ｂ３．／Ｂ３上の所定の
セル２２にそれぞれ書き込まれた試験データはそれぞれ
該ビット線対ＢＯ、／ＢＯ−ＢＴ　、／Ｂ７を介して対
応するデータバス線対Ｄｏ　、／ＤＯ〜Ｄ７　、／Ｄ７
に出力され、アンプ２３を介してデータ圧縮回路２４に
入力れる。即ち、データ圧縮回路２４には同時に８つの
メモリセル２２からの試験データが入力される。

データ圧縮回路２４はこの８つの試験データを前記と同
様な方法でデータ圧縮し、その圧縮データＺ、／Ｚに基
づいて不良メモリセルの有無を検査する。

［発明が解決しようとする課題］ しかしながら、上記試験方法では、同時に８ビツトの試
験データが読み出されことから実際に行われる４ビット
読み出しという通常の動作に即していない動作で試験が
行われる。即ち、８ビ・ソトの試験データか同時に読み
出される時に必然的に通常では流れない大電流が流れる
。そして、その大電流によってノイズが発生し正確な試
験ができなくなる問題があった。

又、８ビツトの試験データを圧縮して試験を行う場合、
回路規模が大きい試験のためだけに使用される４対のバ
ス線対Ｄ４．／Ｄ４〜Ｄ７．／Ｄ７を設けるとともに、
同じく比較的回路規模が大きいアンプ２３を４つ設けな
ければならず、全体として回路規模が大きくなる。

本発明は上記問題点を解消するためになされたものであ
って、その目的は試験を実際の使用に即した動作条件で
行うことができ信頼性の高い試験を行うことができると
ともに、チップ面積の縮小化を図ることができる半導体
記憶装置及びその試験方法を提供することにある。

［課題を解決するための手段］ 第１図は本発明の詳細な説明する原理説明図である。

データバス１はその各バス線対ＤＯ、／ＤＯ〜Ｄ３　、
／Ｄ３に対して２つのビット線対ＢＯ，／ＢＯ、Ｂ４　
、／Ｂ４〜Ｂ３．／Ｂ３．Ｂ７．／Ｂ７がそれぞれ接続
され、各ビット線対を介してメモリセルに書き込まれた
データを転送する。選択回路２は前記各バス線対Ｄｏ　
、／Ｄｏ〜Ｄ３．／Ｄ３に接続された２つのビット線対
ＢＯ、／ＢＯ。

Ｂ４　、／８４〜Ｂ３　、／Ｂ３　、Ｂ７　、／Ｂ７を
それぞれ該バス線対ＤＯ、／ＤＯ−Ｄ３　、／Ｄ３に対
して選択切り換え、該選択されたビット線対を介してメ
モリセルに書き込まれた試験データを読み出すようにな
っている。

第１分岐バス３及び第２分岐バス４はそれぞれ前記デー
タバスｌから分岐していて、両分岐バス３．４は両分岐
バス３，４に入力される各試験データを圧縮して各セル
の不良の有無を判定するデータ圧縮回路５に接続されて
いる。

前記第１分岐バス３の各バス線対にはラッチ回路６が設
けられているとともに、第１のスイッチ回路７が設けら
れている。第１のスイッチ回路７は前記選択回路２の選
択動作に同期して先に選択された各ビット線対ＢＯ，／
ＢＯ，Ｂ１．／Ｂｌ。

Ｂ２　、／Ｂ２　、Ｂ３　、／Ｂ３を介して読み出され
たそれぞれのメモリセルに書き込まれた各試験データを
前記ラッチ回路６にラッチさせる。そして、第１のスイ
ッチ回路７は次に選択される各ビット線対Ｂ４．／Ｂ４
　、Ｂ５．／Ｂ５．Ｂ６．／Ｂ６　。

Ｂ７　、／ＢＴを介して読み出されるそれぞれのメモリ
セルに書き込まれた試験データがラッチ回路６にラッチ
されないように阻止するとともに、先にラッチした試験
データをその阻止と同期して前記データ圧縮回路５に入
力する。

一方、前記第１分岐バス３の各バス線対には第２のスイ
ッチ回路８が設けられていて、前記選択回路２の選択動
作に同期して次に選択される各ビット線対Ｂ４．／Ｂ４
．Ｂ５．／Ｂ５．Ｂ６．／Ｂ６　、Ｂ７　、／Ｂ７を介
して読み出されるそれぞれのメモリセルに書き込まれた
試験データのみを前記データ圧縮回路５に人力する。

［作用コ 選択回路２が各バス線対ＤＯ、／ＤＯ−Ｄ３　。

／Ｄ３に対してそれぞれ接続されたビット線対Ｂ０、／
Ｂ０〜ＢＴ、／Ｂ７のうちビット線対ＢＯ。

／ＢＯ−Ｂ３　、／Ｂ３を選択すると、該選択されたビ
ット線対Ｂ０、／Ｂ０〜Ｂ３　、／Ｂ３を介してメモリ
セルに書き込まれた各試験データは第１のスイッチ回路
７によって第１分岐バス３に設けたラッチ回路６にラッ
チされるとともに、データ圧縮回路５に入力されない。

この時、ラッチ回路６にラッチされる各試験データは第
２のスイッチ回路８によって第２分岐バス４を介してデ
ータ圧縮回路５に入力されることはない。

続いて、選択回路２がビット線対Ｂ０、／Ｂ０〜ＢＴ　
、／Ｂ７のうちビット線対Ｂ４．／Ｂ４〜Ｂ７．／Ｂ７
を選択すると、該選択されたビット線対Ｂ４　、／Ｂ４
〜ＢＴ、／Ｂ７を介してメモリセルに書き込まれた試験
データは第２のスイッチ回路８を介してデータ圧縮回路
５に入力される。

この時、第１のスイッチ回路７によってラッチ回路６に
先にラッチされていた各試験データは同時にデータ圧縮
回路５に入力される。

そして、ビット線対ＢＯ、／ＢＯ−Ｂ７　、　／Ｂ７を
介して読み畠された各試験データが同時に入力されたデ
ータ圧縮回路５は各試験データに基づいてデータ圧縮を
行い各セルの不良の有無の判定材料となる圧縮データＺ
、／Ｚを出力する。

［実施例］ 以下、本発明を具体化した一実施例を図面に従って説明
する。尚、前記従来例で説明した構成と同じものは符号
を同じにして詳細な説明は省略する。

第２図において、４対のバス線対ＤＯ、／ＤＯ〜Ｄ３　
、／Ｄ３からなるデータバス１１は８対のビット線対Ｂ
Ｏ、／ＢＯ−Ｂ７　、／Ｂ７が接続されて、バス線対Ｄ
Ｏ、／ＤＯにはビット線対ＢＯ。

／ＢＯ、Ｂ４　、／Ｂ４が、バス線対ＤＩ、／ＤＩには
ビット線対Ｂｌ　、／Ｂｌ　、Ｂ５　、／Ｂ５が、バス
線対Ｄ２　、／Ｄ２にはビット線対Ｂ２．／Ｂ２）Ｂ６
．／Ｂ６が、又、バス線対Ｄ３　、　／Ｄ３にはビット
線対Ｂ３　、／Ｂ３　、Ｂ７　、／Ｂ７がそれぞれ接続
されている。

ビット線対Ｂ０、／Ｂ０〜Ｂ３．／Ｂ３にはトランスフ
ァーゲートトランジスタＴｌとデータバス１１との間に
それぞれ選択回路を構成する第１のゲート回路１２が設
けられている。一方、ビット線対Ｂ４　、／８４〜Ｂ７
．／Ｂ７にはトランスファーゲートトランジスタＴ１と
データバス１１との間に同じくそれぞれ選択回路を構成
する第２のゲート回路１３が設けられている。第１のゲ
ート回路１２は制御信号φ１にてゲートを開き、選択さ
れたワード線ＷＬの各ビット線対Ｂ０、／Ｂ０〜Ｂ３　
、／Ｂ３上のメモリセル２２に書き込まれた試験データ
ＸＯ、／ＸＯ〜Ｘ３．／Ｘ３を各バス線対ＤＯ、／ＤＯ
〜Ｄ３　、／Ｄ３に出力するようになっている。第２の
ゲート回路１３は制御信号φ２にてゲートを開き、選択
されたワード線ＷＬの各ビット線対Ｂ４．／８４〜Ｂ７
　、　／ＢＴ上のメモリセル２２に書き込まれた試験デ
ータＸ４、／Ｘ４〜Ｘ７．／Ｘ７を各バス線対Ｄ０、／
Ｄ０〜Ｄ３　、　／Ｄ’３に出力するようになっている
。

従って、第１及び第２のゲート回路１２．１３によって
、データバス１１にビット線対ＢＯ１／ＢＯ〜Ｂ３　、
／Ｂ３からの試験データＸＯ，／ＸＯ〜Ｘ３　、／Ｘ３
と、ビット線対Ｂ４．／Ｂ４〜Ｂ７　、／Ｂ７からの試
験データＸ４　、／Ｘ４〜Ｘ７、／Ｘ７を交互に切り換
えて出力することができる。

各バス線対ＤＯ、／Ｄｏ　−Ｄ３　、／Ｄ３に設けられ
た第３図に示すインバータ回路ＩＮＶ１．ＩＮＶ２より
なるアンプ２３とデータ出力回路２５との間のデータバ
ス１１には第１分岐バス１４と第２分岐バス１５が分岐
している。第１分岐バス１４はその各バス線対に前記制
御信号φ１で開くＮチャネルＭＯ８）ランジスタＴ２よ
りなる第３のゲート回路１６及び前記制御信号φ２で開
くＮチャネルＭＯ１ランジスタＴ３よりなる第４のゲー
ト回路１７が設けられている。又、両ゲート回路１６．
１７の間にはラッチ回路１８が設けられ、本実施例では
第４区に示すように４つインバータＩＮＶ３〜ＩＮＶ６
を用いた公知のラッチ回路であって、ゲート回路１６に
よって前記試験データＸＯ、／ＸＯ〜Ｘ３　、／Ｘ３を
ラッチするようになっている。そして、ラッチ回路１８
がラッチした試験データＸＯ、／ＸＯ〜Ｘ３　、／Ｘ３
はゲート回路１７によってデータ圧縮回路２４に入力さ
れる。

一方、第２分岐バス１５はその各バス線対に前記制御信
号φ２で開くＮチャネルＭＯＳトランジスタＴ４よりな
る第５のゲート回路１９が設けられている。そして、こ
のゲート回路１９によって前記試験データＸ４　、／Ｘ
４〜Ｘ７．／Ｘ７がデータ圧縮回路２４に入力される。

尚、制御信号φｌ、φ２は第７図に示すように１テスト
サイクル中において、その前半周期に論理値「Ｈ」の制
御信号φ１が出力され、後半周期に論理値「Ｈ」の制御
信号φ２が出力されるようになっている。

データ圧縮回路２４は第５図に示すように同し回路構成
の第１及び第２圧縮回路２４ａ、２４ｂから構成されて
いる。第１圧縮回路２４ａは各ビット対Ｂ０、／Ｂ０〜
ＢＴ、／Ｂ７において一方のビット線ＢＯ−Ｂ７を介し
て出力される試験データＸＯ〜Ｘ７が入力される。第１
圧縮回路２４ａは入力段に４つのノア回路３０〜３３が
設けられ、ノア回路３０に試験データＸＯ，Ｘｌが、ノ
ア回路３１に試験データＸ２．Ｘ３が、ノア回路３２に
試験データＸ４．Ｘ５が、及び、ノア回路３３に試験デ
ータＸ６．Ｘ７がそれぞれ入力される。

そして、ノア回路３０．３１の出力がナンド回路３４に
入力されるとともに、ノア回路３２，３３の出力がナン
ド回路３５に出力され、その両ナンド回路３４．３５の
出力がノア回路３６に出力される。ノア回路３６はノッ
ト回路３７を介して前記データ出力回路２５に接続され
、同ノット回路３７から出力される圧縮データＺを同デ
ータ出力回路２５に出力する。

従って、試験データＸＯ〜Ｘ７が全てｒＨＪの論理値の
場合には、圧縮データＺは「Ｈ」となり、試験データＸ
０−Ｘ７が全て「Ｌ」の論理値の場合には、圧縮データ
Ｚは「Ｌ」となる。又、試験データＸＯ〜Ｘ７のうち少
なくとも１つが他と異なる論理値の場合には、圧縮デー
タＺは「Ｈ」となる。

一方、第２圧縮回路２４ｂは各ビット対ＢＯ。

／ＢＯ〜Ｂ７．／Ｂ７において他方のビット線／ＢＯ〜
／ＢＴを介して出力される試験データ／ＸＯ〜／Ｘ７が
入力される。第２圧縮回路２４ｂは入力段に４つのノア
回路４０〜４３が設けられ、ノア回路４０に試験データ
／ＸＯ、／Ｘｉが、ノア回路４１に試験データ／Ｘ２．
／Ｘ３が、ノア回路４２に試験データ／Ｘ４　、／Ｘ５
が、及び、ノア回路４３に試験データ／Ｘ６　、／Ｘ７
がそれぞれ入力される。

そして、ノア回路４０．４１の出力がナンド回路４４に
入力されるとともに、ノア回路４２，４３の出力がナン
ド回路４５に出力され、その両ナンド回路４４．４５の
出力がノア回路４６に出力される。ノア回路４６はノッ
ト回路４７を介して前記データ出力回路２５に接続され
、同ノット回路４７から出力される圧縮データ／Ｚを同
データ出力回路２５に出力する。

従って、試験データ／ＸＯ〜／Ｘ７が全て「Ｌ」の論理
値の場合には、圧縮データ／ＺはｒＬ」となり、試験デ
ータ／ＸＯ〜／Ｘ７が全て「Ｈ」の論理値の場合には、
圧縮データ／ＺはｒＨＪとなる。又、試験データ／ＸＯ
〜／Ｘ７のうち少なくとも１つが他と異なる論理値の場
合には、圧縮データ／ＺはｒＨＪとなる。

前記圧縮データＺ、　／Ｚはデータ出力回路２５の所定
の１ビツトの出力バッファ回路に出力される。その出力
バッファ回路は第６図に示すようにＮチャネルＭＯ８）
ランジスタＴ５．Ｔ６から構成され、トランジスタＴ５
のゲートに圧縮データＺが、トランジスタＴ６のゲート
に圧縮データ／Ｚが入力される。そして、両データＺ、
／Ｚの論理値に基づいて検査データＤＴを出力バットに
出力する。

従って、圧縮データＺが「Ｈ」、圧縮データ／Ｚが「Ｌ
」の時、即ち試験データＸ０−Ｘ７が全て「Ｈ」、試験
データ／ＸＯ〜／　Ｘ　７が全てｒＬ、、＋の時、検査
データＤＴはｒ　ＨＪとなる。反対に圧縮データＺが「
ＬＪ、圧縮データ／Ｚがｒ）（Ｊの時、即ち試験データ
ＸＯ〜Ｘ７が全て「Ｌ」、試験データ／ＸＯ〜／Ｘ７が
全て「Ｈ」の時、検査データＤＴは「Ｌ」となる。又、
圧縮データＺ／Ｚが共に「Ｈ」の時、即ち試験データＸ
Ｏ−Ｘ７のうち少なくとも１つが他と異なる論理値が存
在するとともに試験データ／ＸＯ〜／　Ｘ　７のうち少
なくとも１つが他と異なる論理値が存在するする時、検
査データＤＴはハイインピーダンス状態となる。

次に上記のよう構成した半導体記憶装置の作用について
説明する。

今、半導体記憶装置のセルアレイ中の８つのビット線対
Ｂ０、／Ｂ０〜Ｂ７　、／Ｂ７上の所定のセルに論理値
か「Ｈ２の試験データか書き込まれている状態において
、図示しないデコーダから選択信号ＳＬが出力されて当
該各セル２３に対応するワード線ＷＬか選択されると、
その各セル２２の試験データが読み出され、各選択回路
１２，１３に出力される。この時、書き込まれた試験デ
ータは論理値が「Ｈ」であるので、各セル２３か正常の
セルであって正確に読み圧されたならば、各ビット線対
Ｂ０、／Ｂ０〜Ｂ７．／Ｂ７の一方のビット線ＢＯ〜Ｂ
７を介して出力される試験データＸＯ〜Ｘ７は全てｒＨ
」となる。反対に、他方のビット対／ＢＯ〜／Ｂ７を介
して出力される試験データ／ＸＯ〜／Ｘ７は全て「Ｌ」
となる。この時、制御信号φ１．φ２は今だ出力されて
おらず論理値か「Ｌ」である。

続いて、まず論理値が「Ｈ」の制御信号φ１が出力され
第１のゲート回路１２及び第３のゲート回路１６に入力
されると、各第１のゲート回路１２及び第３のゲート回
路１６が開き、８つのビット線対ＢＯ、／ＢＯ＝Ｂ７　
、／Ｂ７のうち４つのビット線対ＢＯ、／ＢＯ−Ｂ３　
、／Ｂ３に対応する試験データＸＯ，／ＸＯ〜Ｘ３．／
Ｘ３が選択され、データバス１１及び第１分岐バス１４
を介して各ラッチ回路１８にラッチされる。この時、各
ラッチ回路１８にラッチされた試験データＸＯ９／ＸＯ
−Ｘ３　、／Ｘ３は第４のゲート回路１７が開いていな
いので、データ圧縮回路２４に入力されることはない。

又、第５のゲート回路１９も開いていないので、試験デ
ータＸＯ、／ＸＯ−Ｘ３　。

／Ｘ３は第２分岐バス１５を介してデータ圧縮回路２４
に入力されることはない。

試験データＸＯ，／ＸＯ〜Ｘ３　、／Ｘ３のラッチが完
了した後、制御信号φ１が「ＬＪとなり、第１のゲート
回路１２及び第３のゲート回路１６が閉じると、論理値
が「Ｈ」の制御信号φ２が出力され、各第２のゲート回
路１３、第４のゲート回路１７及び第５のゲート回路１
９に入力される。

そして、各第１のゲート回路１３及び第５のゲート回路
１９が開き、８つのビット線対Ｂ０、／Ｂ０〜ＢＴ、／
Ｂ７のうち残り４つのビット線対Ｂ４．／８４〜Ｂ７．
／Ｂ７に対応する試験データＸ４．／Ｘ４〜Ｘ７　、／
Ｘ７が選択され、データバス１１及び第２分岐バス１５
を介して直接データ圧縮回路２４に入力される。この時
、第４のゲート回路１７も開くことから、前記ラッチ回
路１８にラッチされていた試験データＸＯ、／ＸＯ〜Ｘ
３．／Ｘ３が同時にデータ圧縮回路２４に入力される。

尚、第３のゲート回路１６はすでに閉じているので、試
験データＸ４　、／Ｘ４〜Ｘ７゜／Ｘ７がラッチ回路１
８にラッチされることはない。

従って、データ圧縮回路２４には同時に８ビツト、即ち
各ビット線対Ｂ０、／Ｂ０〜ＢＴ、／Ｂ７からの試験デ
ータＸＩ　、／ＸＩ〜Ｘ７　、　／Ｘ７が入力され、こ
の試験データＸ１．／Ｘｉ〜Ｘ７゜／Ｘ７に基づいてデ
ータ圧縮が行われる。そして、試験データＸ０−Ｘ７が
全て「ＨＪ、試験データ／ＸＯ〜／Ｘ７が全てｒｌ、Ｊ
のとき、即ち読み出された各セル２３が正常であるとき
、圧縮データＺが「Ｈ」、圧縮データ／ＺがｒＩ、Ｊと
なり、デ−タ出力回路２５から正常であることを示す・
”Ｈｊの論理値の検査データＤＴを出力する。

反対に、読み出された各セル２３のうち少なくとも１つ
不良のセルがあるとき、試験データＸＯ〜Ｘ７の少なく
とも１つか「Ｌ」、試験データ／ＸＯ〜／Ｘ７の少なく
とも１つが［Ｈ」のとき、圧縮データＺが「Ｈ」、圧縮
データ／Ｚか「Ｈ」となり、データ出力回路２５から少
なくとも１つ不良のセルが存在することを示すハイイン
ピーダンス状態の検査データＤＴを出力する。

そして、８つセル２３を同時に試験したのち、次に当該
８つのセル２３に論理値「Ｌ」の試験データを書き込み
前記と同様な方法で読み出し、８つセル２３に書き込ん
だ試験データをデータ圧縮回路２４に入力してデータ圧
縮を行う。この場合、各セル２３が正常であるとき、圧
縮データＺが「Ｌ」、圧縮データ／Ｚが「Ｈ」となり、
データ出力回路２５から正常であることを示す「Ｌ」の
論理値の検査データＤＴを出力する。

反対に、読み出された各セル２３のうち少なくとも１つ
不良のセルかあるとき、試験データＸＯ〜Ｘ７の少なく
とも１つか「Ｌ２）試験データ／ＸＯ〜／Ｘ７の少なく
とも１つか１Ｈ」のとき、圧縮データＺか「Ｈ」、圧縮
データ／ＺかｒＨ。

となり、データ出力回路２５から少なくとも１つ不良の
セルが存在することを示すハイインピーダンス状態の検
査データＤＴを出力する。

そして、論理値「Ｈ」、「Ｌ」の試験データを書き込ん
で８つのセル２３の試験が完了すると、次の他の８つの
セル２３の試験が同様の方法で試験が行われる。

このように本実施例においては、まずビット線対Ｂ０、
／Ｂ０〜Ｂ３　、／Ｂ３からの試験データＸＯ、／Ｘ０
−Ｘ３．／Ｘ３をデータバス１１及び第１分バス１４を
使用してラッチ回路１８にラッチさせ、次にビット線対
Ｂ４．／８４〜Ｂ７゜／Ｂ７からの試験データＸ４．／
Ｘ４〜Ｘ７．／Ｘ７をデータバス１１及び第２分バス１
５を使用してデータ圧縮回路２４に同時に試験データＸ
Ｏ９／ＸＯ−Ｘ７　、／Ｘ７を読み出すようにしたので
、１テストサイクルで８つのセル２２の試験が可能とな
り、試験時間が短縮され試験作業の効率化か図れる。

しかも、試験のためだけのチップ面積を大きくとるデー
タバスを使用せず、チップ面積が小さくて済むデータバ
ス１１から分岐させた第１及び第２分岐バス１４．１５
を設けので、半導体記憶装置の全体的チップ面積の縮小
化を図ることができる。

さらに、データバス１１には２回に分けて４ビツトの試
験データを出力するようにしたので、試験のためだけの
チップ面積を大きくとるデータバスを追加して同時に８
ビツトの試験データを転送する方法に較べて実際の使用
に即した条件となり、駆動電流の増大に基づくノイズ等
の発生もなく正確かつ信頼性の高い試験が行える。

尚、本発明は前記実施例に限定されるものではなく、例
えば前記実施例では８つのセル２２を２回に分けて４対
のデータバスｌｌに転送したが、分岐バスを増加し、３
回以上に分けて４対のデータバス１１に転送させるよう
にしてもよい。この場合、例えば、分岐バスを合計３つ
設け、うち２つの分岐バスにそれぞれラッチ回路を設け
るとともに、新たに制御信号φ３等を設けることにより
、１２個のセルの試験データが３回に分けて４対のデー
タバス１１に出力でき、ｌテストサイクルに１２個のセ
ルの試験が可能となる。

又、前記実施例ではデータバス１１が４対の半導体記憶
装置に具体化したが、それ以上のデータバスの半導体記
憶装置に具体化してもよい。

［発明の効果］ 以上詳述したように、本発明によれば試験を実際の使用
に即した動作条件で行うことができ正確かつ信頼性の高
い試験を行うことができるとともに、チップ面積の縮小
化を図ることができる優れた効果を有する。

【図面の簡単な説明】

第１図は本発明の詳細説明 第２図は本発明を具体化した一実施例を示す半導体記憶
装置の試験回路図、 第３図は同じくアンプを示す電気回路図、第４図は同じ
くラッチ回路を示す電気回路図、第５図は同じくデータ
圧縮回路を示す電気回路図、 第６図は同じくデータ出力回路の一部出力部を示す回路
ヌ、 第７図は試験回路の動作波形図、 第８図は従来の半導体記憶装置の試験回路図、第９図は
従来の半導体記憶装置の試験回路図である。 図において、 ｌはデータバス、 ２は選択回路、 ３は第１分岐バス、 ４は第２分岐バス、 ５はデータ圧縮回路、 ６はラッチ回路、 ７は第１のスイッチ回路、 ８は第２のスイッチ回路、 ＤＯ，／Ｄｏ〜Ｄ３．／Ｄ３はバス線対、Ｂ０、／Ｂ０
〜Ｂ７．／Ｂ７はビット線対である。 図 データ圧Ｉ１１回路を示す電気回路図 ラッチ回路を示す電気回路図

Claims (1)

1. 【特許請求の範囲】 １）各バス線対（Ｄ０、／Ｄ０〜Ｄ３、／Ｄ３）にそれ
   ぞれ複数のビット線対（Ｂ０、／Ｂ０〜Ｂ７、／Ｂ７）
   を接続し、各ビット線対（Ｂ０、／Ｂ０〜Ｂ７、／Ｂ７
   ）を介してメモリセルに書き込まれたデータを転送する
   データバス（１）と、前記データバス（１）の各バス線
   対（Ｄ０、／Ｄ０〜Ｄ３、／Ｄ３）に接続された複数の
   ビット線対（Ｂ０、／Ｂ０〜Ｂ７、／Ｂ７）をそれぞれ
   該バス線対（Ｄ０、／Ｄ０〜Ｄ３、／Ｄ３）に対して選
   択切り換え接続し、該選択されたビット線対を介してメ
   モリセルに書き込まれた試験データを該バス線対（Ｄ０
   、／Ｄ０〜Ｄ３、／Ｄ３）に出力する選択回路（２）と
   、 各バス線対（Ｄ０、／Ｄ０〜Ｄ３、／Ｄ３）に接続され
   た前記各ビット線対（Ｂ０、／Ｂ０〜Ｂ７、／Ｂ７）か
   らの試験データを同時に入力し、その各試験データを圧
   縮して各セルの不良の有無を判定するデータ圧縮回路（
   ５）と、 前記データバス（１）から分岐し、前記選択回路（２）
   にて先に選択された各ビット線対（Ｂ０、／Ｂ０〜Ｂ３
   、／Ｂ３）の試験データを前記データ圧縮回路（５）に
   入力する第１分岐バス（３）と、 前記データバス（１）から分岐し、前記選択回路（２）
   にて次に選択された各ビット線対（Ｂ４、／Ｂ４〜Ｂ７
   、／Ｂ７）の試験データを前記データ圧縮回路（５）に
   入力する第２分岐バス（４）と、 前記第１分岐バス（３）の各バス線対に設けられたラッ
   チ回路（６）と、 前記第１分岐バス（３）の各バス線対に設けられ、前記
   選択回路（２）の選択動作に同期して先の各試験データ
   を前記ラッチ回路（６）にラッチさせ、そのラッチした
   試験データを次に選択される各ビット線対（Ｂ４、／Ｂ
   ４〜Ｂ７、／Ｂ７）の試験データと同期して前記圧縮回
   路（５）に入力する第１のスイッチ回路（７）と、 前記第２分岐バス（４）の各バス線対に設けられ、前記
   選択回路（２）の選択動作に同期して次に選択されるビ
   ット線対（Ｂ４、／Ｂ４〜Ｂ７、／Ｂ７）の試験データ
   のみを前記圧縮回路（５）に入力する第２のスイッチ回
   路（８）と を備えたことを特徴とする半導体記憶装置。 ２）複数のメモリセルに書き込んだ同一内容の試験デー
   タを読み出しラッチした後、他の複数のメモリセルに書
   き込まれた同一内容の試験データを読み出し、他の複数
   のメモリセルの試験データと前記先に読み出されラッチ
   されている先の複数のメモリセルの試験データとをデー
   タ圧縮し、その圧縮データに基づいて不良メモリセルの
   有無を検査する半導体記憶装置の試験方法。