JPH04122029A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポーラ
−トランジスタを含む半導体集積回路の製造方法に関す
る。

〔従来の技術〕

ベース抵抗およびベース接合容量を低減した高速のバイ
ポーラトランジスタを実現するために、ベース引き出し
用のポリシリコン膜を拡散源として自己整合的にグラフ
トベースを形成したトランジスタが提案されている。

第２図（ａ）〜（ｇ）を参照して説明する。

はじめに第２図（ａ）に示すように、高濃度Ｎ型埋込層
（図示せず）を備えたＰ型のシリコン基板１にＮ型エピ
タキシャル層２を形成し、素子分離用のフィールド酸化
膜３を形成して、Ｎ型エピタキシャル層２からなるコレ
クタ領域とする。

つぎに薄い第１の絶縁膜４、Ｐ型の不純物をドープした
第１のポリシリコン膜５を形成する。ベース引き出し抵
抗を下げるため、第１のポリシリコンＭ５の厚さは２５
００〜４０００λとし、硼素を３〜５Ｘ１０１５ｃｍ−
”イオン注入してＰ型不純物をドープした。

つぎにＳｉ３Ｎ４膜７ａＮ　Ｓ　ｉ０２膜７ｂ１Ｓｉ、
Ｎａ膜７ｃからなる第２の絶縁膜７を順次堆積する。あ
とで「ひさし」を形成するため、第１の絶縁膜４の厚さ
は１５００〜３０００人とした。第２の絶縁膜６の厚さ
は絶縁耐圧を考慮して２５００〜４０００人とした。

つぎに第２図（ｂ）に示すように、第２の絶縁膜７のベ
ース形成予定領域をエツチングして開口を形成したのち
、第２の絶縁膜７をマスクとして第１のポリシリコン膜
５をエツチングする。

つぎに第２図（Ｃ）に示すように、全面に第３の絶縁膜
１４を堆積し、ＲＩＥ法によりエッチバックして第３の
絶縁膜１４からなる側壁を残す。

つぎに第２図（ｄ）に示すように、第２の絶縁１１Ｒ７
と第３の絶縁膜１４とをマスクとして、薄い第１の絶縁
Ｊ［！４をウェットエツチングして、サイドエツチング
を行なって第１のポリシリコン膜５からなる「ひさし」
を形成する。

つぎに全面に厚さ１５００〜３０００人の第２のポリシ
リコン膜８を堆積してから、ＫＯＨまたはヒドラジンで
エツチングして「ひさし」を埋め込む。

つぎに第２図（ｅ）に示すように、第１のポリシリコン
膜５中の不純物を第２のポリシリコン膜８を通してＮ型
エピタキシャル層２表面に拡散してグラフトベース１２
を形成し、第３の酸化膜１５を形成する。

つぎに第２図（ｆ）に示すように、イオン注入によりベ
ース１３を形成し、全面に第４の５ｉ３Ｎ４ＩＩＩＥ３
を形成し、ＲＩＥ法によりエッチバックして第４のＳｉ
３Ｎ、膜１６からなる側壁を形成し、第３の酸化膜１５
をエツチングして、エミッタ形成予定領域に開口を形成
する。

つぎに第２図（ｇ）に示すように、全面に第３のポリシ
リコン膜１１を堆積し、イオン注入により第３のポリシ
リコン膜１１を通して不純物を導入してエミッタ（図示
せず）を形成して素子部が完成する。

参考のため開口の広い場合の断面図を第３図に示す。

〔発明が解決しようとする課題〕

第１の問題は、第２のポリシリコン膜を選択エツチング
するときに不純物濃度差および単結晶シリコンの面方位
によるエツチングレートの差を利用していることである
。

そのため第２のポリシリコン膜に導入された不純物濃度
と、アルカリエツチング液の状態によるエツチングレー
トとのばらつきにより自己整合的に精度良く形成される
べきグラフトベース−エミッタ間の距離がばらつく原因
になっていた。

またエツチングレートの小さい（１００）面の半導体基
板を使用しなければならないので、同一基板上にＭＯＳ
型の素子を形成するには制約がある。

さらにエツチング液としてヒドラジンを用いると、引火
性および発癌性に対する厳重な管理を必要としていた。

第２の問題は、従来のトランジスタでは第１の絶縁膜、
第１のポリシリコン、第２の絶縁膜の「合計膜厚」と比
べ、エミッタ開口がほぼ同一サイズあるいはそれ以下の
サブミクロンの大きさにな′ったとき、第３のポリシリ
コンからの不純物が十分に半導体基板面に到達しなくて
、必要な電流増幅率が得られないという欠点が生じる。

この対策としては、上記合計膜厚を薄くするのが有効で
あるが、第１の絶縁膜を薄（すると第１のポリシリコン
膜をエツチングするときに第１の絶縁膜も少しエツチン
グされて「ひさし」の入口が奥に比べて狭い末広がりと
なり、第２のポリシリコンの埋め込みが難しくなって「
す」が入ることになる。

また第１のポリシリコンを薄くするとベース弓き出し抵
抗が増大するため、この方法にも限界がある。

「合計膜厚」が０．９μｍ近くあり、さらに側壁による
開口寸法の縮小が片側約０．３μｍあり、グラフトベー
スの広がりが片側約０．５μｍあるので、アスペクト比
を考慮すると、エミッタ開口寸法は１．２μｍ口が限界
で、実エミッタ寸法は約０．６μｍ口、ベース寸法は約
２．２μｍであった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、第１導電型埋込層上
に形成した第１導電型エピタキシャル層上に第１の薄い
絶縁膜、第２導電型の第１のポリシリコン膜と高融点金
属シリサイド膜とからなる導電膜、第２の絶縁膜を順次
形成する工程と、異方性エツチングによって前記第２の
絶縁膜、前記導電膜を選択的に除去して、第１の開口を
形成する工程と、第２の絶縁膜をマスクとして前記第１
の薄い絶縁膜をサイドエツチングして前記導電膜直下に
ひさしを形成する工程と、全面に第２のポリシリコン膜
を前記ひさしを埋めもどす厚さに形成する工程と、熱酸
化とエツチングにより、ひさしの外側の前記第２のポリ
シリコン膜を除去する工程と、全面に第２導電型の不純
物を含有するガラス層を形成する工程と、熱処理を行な
うことにより前記第１のポリシリコン膜に含有する不純
物を前記第２のポリシリコン膜を通して前記第１導電型
エピタキシャル層表面に導入して第２導電型のグラフト
ベースを形成すると同時に前記ガラス層に含有する第２
導電型の不純物を前記第１導電型エピタキシャル層表面
に導入して、真性ベースを形成する工程と、エッチバッ
クにより前記第１の開口の側面のみに前記ガラス層を残
す工程と、全面に第３のポリシリコン膜を堆積した上か
ら第１導電型の不純物を導入してエミッタを形成する工
程とを含むものである。

〔実施例〕

本発明の一実施例について、第１図（ａ）を参照して説
明する。

まず第１図（ａ）に示すように、Ｐ型シリコン基板１に
高濃度Ｎ型埋込層（図示せず）を形成し、全面に厚さ０
．５〜１．０μｍのＮ型エピタキシャル層を成長する。

つぎにＰ型シリコン基板１に達する素子分離用のフィー
ルド酸化膜３を形成する。

つぎに熱酸化により全面に厚さ２００〜６００人の第１
の薄い絶縁膜４を形成する。

さらに第１のＰ型のポリシリコン膜５および高融点金属
シリサイド膜６からなる厚さ１０００〜２０００人の導
電膜を形成する。

第１のポリシリコン膜５としては、グラフトベース部へ
の不純物拡散源として、必要な不純物量を含有する必要
がある。不純物濃度が高過ぎると、あとで第２のポリシ
リコン膜を熱酸化するとき、真性ベース予定領域まで不
純物が拡散してしまうので、注意が必要である。ただし
ベース引き出し抵抗は上層の高融点金属シリサイドの層
抵抗で決定される。

したがってポリシリコンへのボロンのドーピングは例え
ばイオン注入法ではｌＸ１０１３〜５×１０”ａｔｏｍ
ｓ／ｃｍ２とする。

またコレクタ引き出し用にはＮ型のポリシリコン膜およ
び高融点シリサイド膜からなる導電膜を形成する（図示
せず）。

つぎに全面に厚さ１０００〜２０００スの窒化シリコン
膜からなる第２の絶縁膜７を形成する。

つぎに第１図（ｂ）に示すように、異方性エツチングに
より第２の絶縁膜７、金属シリサイド膜６、第１のポリ
シリコン膜５を順次選択的に除去する。

つぎに第１図（Ｃ）に示すように、等方性のウェットエ
ツチングにより第１のポリシリコンＭ４の直下の第１の
薄い絶縁膜４をサイドエツチングして「ひさし」を形成
する。

サイドエツチング量によりベース取り出し部分の幅りが
決定される。この庇部分の縦横比　Ｄ／Ｈ≧４　となる
とあとで第２のポリシリコン膜８の埋め込みが困難にな
るのでＨ＝５００人のときはＤ＝１５００人とする。

つぎに第１図（ｄ）に示すように、全面に第２のポリシ
リコン膜８を堆積して「ひさし」を埋めもどす。第２の
ポリシリコン膜８の厚さは１／２Ｄ−Ｄが好ましく、Ｈ
＝５００人のときは３００人とする。

つぎに第１図（ｅ）に示すように、熱酸化により「ひさ
し３部分以外の第２のポリシリコン膜８を熱酸化膜９に
変換する。

第２のポリシリコン膜８の厚さが３００人ならば９００
℃、スチーム酸化、１５分間で酸化膜９に変換できる。

このとき第１のポリシリコン膜５に含まれる不純物濃度
はこの酸化条件で真性ベース予定領域に悪影響を及ぼさ
ない濃度に止めなければならない。

つぎに第１図（ｆ）に示すように、ウニ・ソトエッチン
グにより熱酸化膜９を除去する。

つぎに第１図（ｇ）に示すように、ＣＶＤ法により全面
に厚さ１０００〜３０００人のＰ型の不純物を含有する
ガラス層１０を形成して熱処理する。このとき第１のポ
リシリコン膜５に含有するＰ型不純物が拡散してグラフ
トベース１２が、不純物含有ガラス層１０のＰ型不純物
が拡散してベース１３が形成される。

ここでベース不純物導入前または後に高エネルギーでベ
ースと異なる不純物をイオン注入すれば、さらに高ｆｔ
のトランジスタを得ることができる。

つぎに第１図（ｈ）に示すように、不純物含有ガラス層
１０を異方性エツチングして側壁状に残す。

つぎに第１図（ｉ）に示すように、全面に厚さ１０００
〜３０００人の第３のポリシリコン膜１１を形成し、Ｎ
型不純物をイオン注入法あるいは熱拡散法によりエミッ
タ（図示せず）を形成して素子部が完成する。

本実施例ではバイポーラトランジスタのうちＮＰＮ）ラ
ンジスタについて説明したが、ＰＮＰ）ランジスタにつ
いても同様の効果を得ることができる。

導電型毎に第１のポリシリコン膜への不純物ドーブ工程
、ベース形成工程、エミッタ形成工程を設けることによ
り、容易にコンプリメンタリ回路を構成することができ
る。

〔発明の効果〕

第１の開口の外側に自己整合的に１５００λ以下の狭い
幅で精度良く、グラフトベースを形成スることができる
。

半導体基板面がＲＩＥなどのプラズマに曝されることが
ないので、ベース再結合電流の増加などのトランジスタ
特性の劣化の恐れがない。

第２のポリシリコン膜の不要部分を酸化して除去してい
るので、ヒドラジンなどの有害な薬品を使用する必要が
ないので、生産が容易になる。

同様に第２のポリシリコン膜の不要部分を除去するとき
に、不純物濃度差、結晶面方位差を利用していないので
、ベース導電型、濃度を問わない。

半導体基板結晶面は（１００）、（１１１）、（５１１
）などいずれにも適用できる。

第１の絶縁膜、第１の導電膜、第２の絶縁膜の合計膜厚
が従来例に比べて１／３程度まで薄くできるため、サブ
ミクロンサイズのエミッタへの不純物ドーピングが容易
になる。

本実施例では第１の絶縁膜、第１の導電膜、第２の導電
膜の合計膜厚は約０．３μｍまで薄くすることができ、
側壁による開口寸法の縮小は片側約０．１５μｍ１開口
からのグラフトベースの拡がりが片側約０．１５μｍま
で小さくなる。

したがってアスペクト比を考慮しても、エミッタ開口寸
法は約０．３μｍ１ベ一ス寸法は約０゜９μｍに減少す
る。

従来例と比較するとエミッタ面積で１／４、べ−ス面積
で１／６に縮小できる。

その結果サブミクロンのベース、エミッタヲ容易に形成
することができ、接合容量およびベース抵抗を低減し、
遮断周波数など高周波特性の向上を図ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｇ）は従来技術によるバイ
ポーラトランジスタを含む半導体装置の製造方法を工程
順に示す断面図、第３図は従来技術による開口が広い場
合の半導体装置を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型エピタキシャ
ル層、３・・・フィールド酸化膜、４・・・第１の薄い
絶縁膜、５・・・第１のＰ型ポリシリコン膜、６・・・
高融点金属シリサイド膜、７・・・第２の絶縁膜、７ａ
・・・Ｓｉ３Ｎ、＋膜、７ｂ−８ｉ０２膜、７　ｃ　＝
　Ｓ　ｉ　３Ｎ４膜、８１０．第２のポリシリコン膜、
９・・・変換すれた熱酸化膜、１０・・・不純物含有ガ
ラス層、１１・・・第３のポリ シ リ コン膜、 ２・・・グラフトベー ス、 ３・・・ベース、 ４・・・第３の絶縁膜、 ５・・・ 第３の酸化膜、１６・・・第４のＳｉ３Ｎ４膜。

Claims (1)

【特許請求の範囲】
1. 　第１導電型埋込層上に形成した第１導電型エピタキシ
   ャル層上に第１の薄い絶縁膜、第２導電型の第１のポリ
   シリコン膜と高融点金属シリサイド膜とからなる導電膜
   、第２の絶縁膜を順次形成する工程と、異方性エッチン
   グによって前記第２の絶縁膜、前記導電膜を選択的に除
   去して、第１の開口を形成する工程と、第２の絶縁膜を
   マスクとして前記第１の薄い絶縁膜をサイドエッチング
   して前記導電膜直下にひさしを形成する工程と、全面に
   第２のポリシリコン膜を前記ひさしを埋めもどす厚さに
   形成する工程と、熱酸化とエッチングにより、ひさしの
   外側の前記第２のポリシリコン膜を除去する工程と、全
   面に第２導電型の不純物を含有するガラス層を形成する
   工程と、熱処理を行なうことにより前記第１のポリシリ
   コン膜に含有する不純物を前記第２のポリシリコン膜を
   通して前記第１導電型エピタキシャル層表面に導入して
   第２導電型のグラフトベースを形成すると同時に前記ガ
   ラス層に含有する第２導電型の不純物を前記第１導電型
   エピタキシャル層表面に導入して、真性ベースを形成す
   る工程と、エッチバックにより前記第１の開口の側面の
   みに前記ガラス層を残す工程と、全面に第３のポリシリ
   コン膜を堆積した上から第１導電型の不純物を導入して
   エミッタを形成する工程とを含むことを特徴とする半導
   体装置の製造方法。