JPH04123391A - ゲートアレイ用出力バッファ回路 - Google Patents
ゲートアレイ用出力バッファ回路Info
- Publication number
- JPH04123391A JPH04123391A JP2243236A JP24323690A JPH04123391A JP H04123391 A JPH04123391 A JP H04123391A JP 2243236 A JP2243236 A JP 2243236A JP 24323690 A JP24323690 A JP 24323690A JP H04123391 A JPH04123391 A JP H04123391A
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- JP
- Japan
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- gate array
- signal
- output
- power supply
- memory
- Prior art date
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- Pending
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- 230000004044 response Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 1
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 8
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はゲートアレイ用出力バッフ７回路に関し、特に
ＳＲＡＭチップのバックアップに用いて好適なゲートア
レイ用出力バッファ回路に関するものである。
ＳＲＡＭチップのバックアップに用いて好適なゲートア
レイ用出力バッファ回路に関するものである。
従来技術
従来のゲートアレイ集積回路装置では、単一の動作電源
を使用するのが一般的である。そのために以下の如き欠
点を有する。
を使用するのが一般的である。そのために以下の如き欠
点を有する。
例えば、ゲートアレイ集積回路チップとバックアップが
必要なＳＲＡＭ等のメモリチップとを用いた論理回路シ
ステムにおいて、通常動作時にはゲートアレイ集積回路
チップから出力されるメモリアクセス信号によりＳＲＡ
Ｍチップをアクセスし、メモリバックアップモード時に
はＳＲＡＭチップを予め定められたロジックレベル（ハ
イレベル）信号でバックアップコントロールする場合が
ある。
必要なＳＲＡＭ等のメモリチップとを用いた論理回路シ
ステムにおいて、通常動作時にはゲートアレイ集積回路
チップから出力されるメモリアクセス信号によりＳＲＡ
Ｍチップをアクセスし、メモリバックアップモード時に
はＳＲＡＭチップを予め定められたロジックレベル（ハ
イレベル）信号でバックアップコントロールする場合が
ある。
この様なメモリバックアップモード時において、ゲート
アレイ集積回路チップからのバックアップコントロール
信号をハイレベルに固定するために、当該ゲートアレイ
集積回路チップの単一電源をオンとしておく必要がある
。
アレイ集積回路チップからのバックアップコントロール
信号をハイレベルに固定するために、当該ゲートアレイ
集積回路チップの単一電源をオンとしておく必要がある
。
メモリバックアップモード時には、ゲートアレイ集積回
路は動作させる必要がないにもかかわらず、メモリバッ
クアップのためのハイレベルのコントロール信号を発生
しておくために、ゲートアレイ集積回路チップの電源を
オンとして、ゲートアレイ全体を動作状態にしておく必
要があり、電力消費の点で無駄となる欠点がある。
路は動作させる必要がないにもかかわらず、メモリバッ
クアップのためのハイレベルのコントロール信号を発生
しておくために、ゲートアレイ集積回路チップの電源を
オンとして、ゲートアレイ全体を動作状態にしておく必
要があり、電力消費の点で無駄となる欠点がある。
また、通常動作時の電源とバックアップ用電源とは、ダ
イオードやトランジスタを用いたスイッチ回路で切換え
るようになっているために、ダイオードやトランジスタ
の電圧降下分だけゲートアレイの電源の電圧降下を招き
、ゲートアレイの動作マージンが低下するという欠点も
ある。
イオードやトランジスタを用いたスイッチ回路で切換え
るようになっているために、ダイオードやトランジスタ
の電圧降下分だけゲートアレイの電源の電圧降下を招き
、ゲートアレイの動作マージンが低下するという欠点も
ある。
そこで、メモリバックアップコントロールのためのロジ
ック回路だけをゲートアレイ集積回路チップの外部に別
に設けることが考えられる。しかしながら、この場合に
は、特別なロジックＩＣが必要となり、ＩＣの占有スペ
ースの増加や価格のアップを招来するという欠点を有し
ている。
ック回路だけをゲートアレイ集積回路チップの外部に別
に設けることが考えられる。しかしながら、この場合に
は、特別なロジックＩＣが必要となり、ＩＣの占有スペ
ースの増加や価格のアップを招来するという欠点を有し
ている。
発明の目的
本発明の目的は、ＳＲＡＭに対するメモリバックアップ
モード時に、ゲートアレイに頼ることなく単独でメモリ
バックアップ用コントロール信号を発生することが可能
なゲートアレイ用出力バッファ回路を提供することであ
る。
モード時に、ゲートアレイに頼ることなく単独でメモリ
バックアップ用コントロール信号を発生することが可能
なゲートアレイ用出力バッファ回路を提供することであ
る。
発明の構成
本発明によるゲートアレイ用出力バッフ７回路は、ゲー
トアレイ回路の出力を入力としこの出力に応じた論理出
力信号を外部へ導出するゲートアレイ用出力バッフ７回
路であって、前記ゲートアレイ回路の電源の断を示す外
部からの電源断検出信号に応答して、予め定められた論
理レベルの出力信号を生成する手段を有することを特徴
としている。
トアレイ回路の出力を入力としこの出力に応じた論理出
力信号を外部へ導出するゲートアレイ用出力バッフ７回
路であって、前記ゲートアレイ回路の電源の断を示す外
部からの電源断検出信号に応答して、予め定められた論
理レベルの出力信号を生成する手段を有することを特徴
としている。
実施例
以下、図面を参照しつつ本発明の実施例を詳細に説明す
る。
る。
先ず、第２図を参照すると、本発明の実施例を適用して
ＳＲＡＭのバックアップコントロールを実現した回路例
が示されている。
ＳＲＡＭのバックアップコントロールを実現した回路例
が示されている。
Ｖ ＤＤＩはゲートアレイ集積回路チップ１０の通常電
源であり、Ｖ ＤＤ２はＳＲＡＭチップ１２のバックア
ップ用電源であり、ＶＤＤはシステム全体の電源を示す
。
源であり、Ｖ ＤＤ２はＳＲＡＭチップ１２のバックア
ップ用電源であり、ＶＤＤはシステム全体の電源を示す
。
電源監視ＩＣチップ１３には、システム電源ＶＤＤとバ
ッテリ１４の電圧とが印加され、システム電源ＶＤＤ
（−ＶＤＤＩ ）の電圧がバッテリ１４の電圧よりも高
ければ、電源監視ＩＣチップ１３はＶＤＤＩをＶ ＤＤ
２に出力し、電源Ｖ ＤＤＩが断となってバッテリ電圧
よりも低くなれば、バッテリ電圧をＶ ＤＤ２として出
力するようになっている。
ッテリ１４の電圧とが印加され、システム電源ＶＤＤ
（−ＶＤＤＩ ）の電圧がバッテリ１４の電圧よりも高
ければ、電源監視ＩＣチップ１３はＶＤＤＩをＶ ＤＤ
２に出力し、電源Ｖ ＤＤＩが断となってバッテリ電圧
よりも低くなれば、バッテリ電圧をＶ ＤＤ２として出
力するようになっている。
また、電源監視ＩＣチップ１３は電源Ｖ ＤＤＩが規定
値以下になると、ローレベルの信号（ＢＣＩＮ）を生成
し、規定値以上であればハイレベルの信号を生成する。
値以下になると、ローレベルの信号（ＢＣＩＮ）を生成
し、規定値以上であればハイレベルの信号を生成する。
ＳＲＡＭチップ１２はＣ８（チップセレクト）コントロ
ールによりバックアップモードの切換えが行われるもの
であり、バックアップモード時には／Ｘイレベルの信号
が印加され、メモリアクセス時にはハイレベルでアクセ
ス可能となるものである。この信号がゲートアレイ集積
回路チップ１０からＢＣＯＵＴとして供給され、先の電
源監視ＩＣチップ１３の電源監視結果を示す信号がＢＣ
！Ｎとして集積回路チップ１０へ供給される。
ールによりバックアップモードの切換えが行われるもの
であり、バックアップモード時には／Ｘイレベルの信号
が印加され、メモリアクセス時にはハイレベルでアクセ
ス可能となるものである。この信号がゲートアレイ集積
回路チップ１０からＢＣＯＵＴとして供給され、先の電
源監視ＩＣチップ１３の電源監視結果を示す信号がＢＣ
！Ｎとして集積回路チップ１０へ供給される。
第３図は第２図の回路の具体的動作タイムチャートであ
る。Ｖ ＤＤＩはＯｖから５■まで変化し、Ｖ ＤＤ２
はＶＤＤＩがバッテリ電圧（図では３Ｖ）より低いと、
バッテリ電圧であり、高いとＶＤＤＩの電圧である。
る。Ｖ ＤＤＩはＯｖから５■まで変化し、Ｖ ＤＤ２
はＶＤＤＩがバッテリ電圧（図では３Ｖ）より低いと、
バッテリ電圧であり、高いとＶＤＤＩの電圧である。
信号ＢｃｌＮｌ；ＬＶＤＤＩ ７５＜４．５ Ｖ以上に
なると、ＶＤＤＩがそのまま用いられて／１イレベルの
信号となり通常動作モードを示し、４．５ｖ以下ではロ
ーレベル（Ｏｖ）の信号となり、メモリバックアップモ
ードを示す。
なると、ＶＤＤＩがそのまま用いられて／１イレベルの
信号となり通常動作モードを示し、４．５ｖ以下ではロ
ーレベル（Ｏｖ）の信号となり、メモリバックアップモ
ードを示す。
信号ＢＣＯＵＴは信号ＢＣＩＮがローレベルのメモリノ
くツクアップモード時にはＶＤＤ２ （’＼イレベル
）を出力し、バックアップコントロール信号となり、４
．５ｖ以上の通常動作モード時にはゲートアレイ回路の
ＳＲＡＭチップ１２に対するメモリアクセスのための論
理信号を出力する。
くツクアップモード時にはＶＤＤ２ （’＼イレベル
）を出力し、バックアップコントロール信号となり、４
．５ｖ以上の通常動作モード時にはゲートアレイ回路の
ＳＲＡＭチップ１２に対するメモリアクセスのための論
理信号を出力する。
すなわち、システム側電源ＶＤＤＩが低下して断となる
と、ＳＲＡＭチップのバックアップモードとなり、Ｖ
ＤＤＩが上昇し７４．５ Ｖ以上になると、ＳＲＡＭチ
ップのメモリアクセス可能モードとなるのである。
と、ＳＲＡＭチップのバックアップモードとなり、Ｖ
ＤＤＩが上昇し７４．５ Ｖ以上になると、ＳＲＡＭチ
ップのメモリアクセス可能モードとなるのである。
以上のことから、ゲートアレイ集積回路チ・ツブ１０の
ＳＲＡＭチップ１２に関連する１０バ・ソファの実施例
回路が第１図に示す様に得られる。
ＳＲＡＭチップ１２に関連する１０バ・ソファの実施例
回路が第１図に示す様に得られる。
このバッファ１１は２人カッアゲート２と、このゲート
出力を入力とするインバータ（ＭＯＳ ）ランジスタ３
とドレイン抵抗４とからなる）と、ノアゲート５５の１
入力をプルダウンするプルダウン抵抗１とを含んでいる
。
出力を入力とするインバータ（ＭＯＳ ）ランジスタ３
とドレイン抵抗４とからなる）と、ノアゲート５５の１
入力をプルダウンするプルダウン抵抗１とを含んでいる
。
ゲートアレイ部からのＳＲＡＭアクセス信号はノアゲー
ト２のプルダウン入力端子へ印加され、信号ＢＣＩＮは
インバータ５を介してノアゲート２の他入力端子へ印加
される。これ等バッファ１１及びインバータ５は電源Ｖ
ＤＤ２により動作するものである。
ト２のプルダウン入力端子へ印加され、信号ＢＣＩＮは
インバータ５を介してノアゲート２の他入力端子へ印加
される。これ等バッファ１１及びインバータ５は電源Ｖ
ＤＤ２により動作するものである。
通常のメモリアクセスモード時には、信号ＢＣ！Ｎはハ
イレベルにあるから、ノアゲート２の１入力はインバー
タ５により常にローレベルに固定される。よって、ゲー
トアレイ部からのメモリアクセス信号ＩＮはノアゲート
２及びトランジスタ３によりそのまま信号ＢＣＯＵＴと
して出力される。
イレベルにあるから、ノアゲート２の１入力はインバー
タ５により常にローレベルに固定される。よって、ゲー
トアレイ部からのメモリアクセス信号ＩＮはノアゲート
２及びトランジスタ３によりそのまま信号ＢＣＯＵＴと
して出力される。
メモリバックアップモード時には、ＶＤＤＩは断となり
ローレベルにあり、ゲートアレイ部からの出力はフロー
ティングとなるが、プルダウン抵抗１によりノアゲート
２の１入力はローレベルに固定される。このとき、信号
ＢＣＩＮはローレベルであるから、−インバータ５の出
力はノ１イレベル（Ｖ ＤＤ２）になり、よって、ノア
ゲート２及びトランジスタ３によりこのハイレベルの信
号がそのまま信号ＢＣＯＵＴとして出力され、メモリバ
ックアップ可能となる。
ローレベルにあり、ゲートアレイ部からの出力はフロー
ティングとなるが、プルダウン抵抗１によりノアゲート
２の１入力はローレベルに固定される。このとき、信号
ＢＣＩＮはローレベルであるから、−インバータ５の出
力はノ１イレベル（Ｖ ＤＤ２）になり、よって、ノア
ゲート２及びトランジスタ３によりこのハイレベルの信
号がそのまま信号ＢＣＯＵＴとして出力され、メモリバ
ックアップ可能となる。
発明の効果
以上述べた如＜ 、ＳＲＡＭチップに関連するゲートア
レイのＩＯバッファセルの動作電源をゲートアレイの動
作電源とは別のものを使用することができるので、メモ
リバックアップモード時に、当該ＩＯバッファセルによ
ってＳＲＡＭチップのメモリバ・ツクアップコントロー
ル信号を生成することが可能となり、よってＳＲＡＭの
バックアップ論理ゲートを特別にゲートアレイ外部に設
ける必要がなくなり、外部回路用ＩＣの削減及び価格の
低下、更には低消費電力を達成することが可能となると
いう効果がある。
レイのＩＯバッファセルの動作電源をゲートアレイの動
作電源とは別のものを使用することができるので、メモ
リバックアップモード時に、当該ＩＯバッファセルによ
ってＳＲＡＭチップのメモリバ・ツクアップコントロー
ル信号を生成することが可能となり、よってＳＲＡＭの
バックアップ論理ゲートを特別にゲートアレイ外部に設
ける必要がなくなり、外部回路用ＩＣの削減及び価格の
低下、更には低消費電力を達成することが可能となると
いう効果がある。
また、システム電源が断となったときに、ＩＯバッファ
セルの出力により、他のシステムのＩＣチップの電源を
も強制的に断とするためのコントロール（シャットダウ
ンコントロール）にも用いることができる。
セルの出力により、他のシステムのＩＣチップの電源を
も強制的に断とするためのコントロール（シャットダウ
ンコントロール）にも用いることができる。
第１図は本発明の実施例の回路図、第２図は第１図の回
路が適用されるＳＲＡＭのメモリバックアップコントロ
ールシステムのブロック図、第３ｖ！Ｊは第２図のブロ
ックの動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・プルダウン抵抗 ２・・・・・・ノアゲート １２・・・・・・
ＳＲＡＭ３・・・・・・ＭＯＳトランジスタ １０・・・・・・ゲートアレイ集積回路チップ１１・・
・・・・ＩＯバッファセル １３・・・・・・電源監視ＩＣチップ １４・・・・・・バッテリ
路が適用されるＳＲＡＭのメモリバックアップコントロ
ールシステムのブロック図、第３ｖ！Ｊは第２図のブロ
ックの動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・プルダウン抵抗 ２・・・・・・ノアゲート １２・・・・・・
ＳＲＡＭ３・・・・・・ＭＯＳトランジスタ １０・・・・・・ゲートアレイ集積回路チップ１１・・
・・・・ＩＯバッファセル １３・・・・・・電源監視ＩＣチップ １４・・・・・・バッテリ
Claims (3)
- （１）ゲートアレイ回路の出力を入力としこの出力に応
じた論理出力信号を外部へ導出するゲートアレイ用出力
バッファ回路であって、前記ゲートアレイ回路の電源の
断を示す外部からの電源断検出信号に応答して、予め定
められた論理レベルの出力信号を生成する手段を有する
ことを特徴とするゲートアレイ用出力バッファ回路。 - （２）前記ゲートアレイ回路の出力が供給された第１の
入力端子と、前記電源断検出信号が供給された第２の入
力端子と、前記ゲートアレイ回路の電源断時に、前記第
１の入力端子を所定論理レベルに引込む手段とを有し、
前記ゲートアレイ回路の電源断時に、前記予め定められ
た論理レベルの出力信号を生成する手段は前記所定論理
レベルと前記電源断検出信号の論理レベルとを入力とす
ることを特徴とする請求項１記載のゲートアレイ用出力
バッファ回路。 - （３）前記引込む手段は前記第１の入力端子に接続され
たプルダウン抵抗からなり、前記予め定められた論理レ
ベルの出力信号を生成する手段は、前記第１及び第２の
入力端子を２入力とするノアゲートと、前記ノアゲート
の出力を反転するインバータとからなることを特徴とす
る請求項１または２記載のゲートアレイ用出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243236A JPH04123391A (ja) | 1990-09-13 | 1990-09-13 | ゲートアレイ用出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243236A JPH04123391A (ja) | 1990-09-13 | 1990-09-13 | ゲートアレイ用出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123391A true JPH04123391A (ja) | 1992-04-23 |
Family
ID=17100865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243236A Pending JPH04123391A (ja) | 1990-09-13 | 1990-09-13 | ゲートアレイ用出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111049513A (zh) * | 2019-11-29 | 2020-04-21 | 北京时代民芯科技有限公司 | 一种带冷备份功能的轨到轨总线保持电路 |
-
1990
- 1990-09-13 JP JP2243236A patent/JPH04123391A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111049513A (zh) * | 2019-11-29 | 2020-04-21 | 北京时代民芯科技有限公司 | 一种带冷备份功能的轨到轨总线保持电路 |
| CN111049513B (zh) * | 2019-11-29 | 2023-08-08 | 北京时代民芯科技有限公司 | 一种带冷备份功能的轨到轨总线保持电路 |
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