JPH04123437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04123437A JPH04123437A JP2245011A JP24501190A JPH04123437A JP H04123437 A JPH04123437 A JP H04123437A JP 2245011 A JP2245011 A JP 2245011A JP 24501190 A JP24501190 A JP 24501190A JP H04123437 A JPH04123437 A JP H04123437A
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- electrode
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- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置およびその製造方法に係り、特
にエミッタサイズを小さくしても電流増幅率（β）が劣
化しなＩＩＮ ＨＢ Ｔ （ｔ（ｅｔｅｒｏｊｕｎｅｔ
ｉｏｎＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に関す
るものである。
にエミッタサイズを小さくしても電流増幅率（β）が劣
化しなＩＩＮ ＨＢ Ｔ （ｔ（ｅｔｅｒｏｊｕｎｅｔ
ｉｏｎＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に関す
るものである。
し従来の技術〕
第４図は“ＡｊＧａＡｓ保護層を有する完全セル’７ア
ラインＡＪＧａＡｓ ／ＧａＡｓＨＢＴ”信学技報Ｅ
Ｄ ８９−１４７，９．６７、１９８９に示された従来
のＨＢＴの断面図である。この図において、２１はエミ
ッタキャップ層で、エミッタ電極のコンタクト抵抗値を
下げるためのものである。２２はエミッタ層、２３は空
乏化したエミッタ層、２４はベス層、２５はコレクタ層
、２６はサブコし２フタ層で、コレクタ層２５のエピタ
キシャル層抵抗値とコレクタ抵抗値を下げるためのもの
である。２７はプロトン（Ｈ）注入により形成した素子
分離用の絶縁領域、２８はＴｉ／Ｐｔ／Ａｕからなるエ
ミッタ電極、２９は５ｉｎ２からなる第１のサイドウオ
ール、３０は５１０２からなる第２のサイドウオール、
３１はＡ ｕ Ｍ ｎからなるペース電極、３２はＡｕ
Ｇｅ／Ｎｉ／Ａｕからなるコレクタ電極である。
ラインＡＪＧａＡｓ ／ＧａＡｓＨＢＴ”信学技報Ｅ
Ｄ ８９−１４７，９．６７、１９８９に示された従来
のＨＢＴの断面図である。この図において、２１はエミ
ッタキャップ層で、エミッタ電極のコンタクト抵抗値を
下げるためのものである。２２はエミッタ層、２３は空
乏化したエミッタ層、２４はベス層、２５はコレクタ層
、２６はサブコし２フタ層で、コレクタ層２５のエピタ
キシャル層抵抗値とコレクタ抵抗値を下げるためのもの
である。２７はプロトン（Ｈ）注入により形成した素子
分離用の絶縁領域、２８はＴｉ／Ｐｔ／Ａｕからなるエ
ミッタ電極、２９は５ｉｎ２からなる第１のサイドウオ
ール、３０は５１０２からなる第２のサイドウオール、
３１はＡ ｕ Ｍ ｎからなるペース電極、３２はＡｕ
Ｇｅ／Ｎｉ／Ａｕからなるコレクタ電極である。
また、第５図は、第４図に示した従来の半導体装置の上
面図であり、第６図（ａ）〜（、ｉ）はその製造工程を
示す図である。これらの図において、３３はプロトン注
入により絶縁化されていないＨＢＴの真性部分、３４は
前記真性部分３３にある絶縁領域２７との界面、３５は
Ｓｉ、Ｎ、からなるダミーエミッタ、３６は半絶縁性Ｇ
ａＡｓ基板、３７は平坦化エッチバック用し・シストで
ある。
面図であり、第６図（ａ）〜（、ｉ）はその製造工程を
示す図である。これらの図において、３３はプロトン注
入により絶縁化されていないＨＢＴの真性部分、３４は
前記真性部分３３にある絶縁領域２７との界面、３５は
Ｓｉ、Ｎ、からなるダミーエミッタ、３６は半絶縁性Ｇ
ａＡｓ基板、３７は平坦化エッチバック用し・シストで
ある。
以下、表に各層の詳細なエピタキシャル層造をこのよう
な構造のＨＢＴにおいては、エミッタ電極２８から放出
されてコし・フタ電極３２に至る電子が、ベース電極３
１からエミッタ電極２８に至るホールによって制御され
る。なお、空乏化したエミッタ層２３は、外部ベース領
域での表面再結合電流を減少させるためのものである。
な構造のＨＢＴにおいては、エミッタ電極２８から放出
されてコし・フタ電極３２に至る電子が、ベース電極３
１からエミッタ電極２８に至るホールによって制御され
る。なお、空乏化したエミッタ層２３は、外部ベース領
域での表面再結合電流を減少させるためのものである。
上記のような従来のＨＢＴでは、本来の電流経路に絶縁
領域２７との界面３４が存在するため、この界面３４で
再結合電流が増加し、エミッタサイズを縮小した際に電
流増幅率（β）が劣化する（エミッタサイズ効果）とい
う問題点があった。
領域２７との界面３４が存在するため、この界面３４で
再結合電流が増加し、エミッタサイズを縮小した際に電
流増幅率（β）が劣化する（エミッタサイズ効果）とい
う問題点があった。
また、Ｓｉ３Ｎ４をダミーエミッタ３５に用いているた
め、０２プラズマ等を用いたレジス）・３７の平坦化エ
ッチパック、Ｓｉ３Ｎ４と５ｉ０２の選択エッチ等、困
難なプロセスを使用しなければならず、高い歩留りが望
めなかった。
め、０２プラズマ等を用いたレジス）・３７の平坦化エ
ッチパック、Ｓｉ３Ｎ４と５ｉ０２の選択エッチ等、困
難なプロセスを使用しなければならず、高い歩留りが望
めなかった。
この発明は、上記の問題を解消するためになされたもの
で、エミッタサイズ効果の影響を受けず、素子の微細化
が可能な半導体装置およびその製造方法に関するもので
ある。
で、エミッタサイズ効果の影響を受けず、素子の微細化
が可能な半導体装置およびその製造方法に関するもので
ある。
この発明に係る半導体装置は、島状に形成したエミッタ
電極と、エミッタ電極の外周部を完全に囲んだ空乏化し
たエミッタ層と、エミッタ電極の電気的取り出しのため
に新たに設けた引き出し用配線と、絶縁分離にイオン注
入を用いずに絶縁性人界面の存在しないエミッタ・ペー
ス接合とで構成したものである。
電極と、エミッタ電極の外周部を完全に囲んだ空乏化し
たエミッタ層と、エミッタ電極の電気的取り出しのため
に新たに設けた引き出し用配線と、絶縁分離にイオン注
入を用いずに絶縁性人界面の存在しないエミッタ・ペー
ス接合とで構成したものである。
また、この発明に係る半導体装置の製造方法は、サブコ
レクタ層上にコし・フタ層、ベース層、エミッタ層を順
次形成する工程と、各層の素子形成領域の外側に絶縁領
域を環状に形成する工程と、素子形成領域内のエミッタ
層上に島状にエミッタ電極を形成する工程と、このエミ
ッタ電極直下の領域を除いてエミッタ層を除去してベー
ス層を面出しする工程と、ベース層上にペース電極を形
成した後、このベース電極の外周部からベース層までを
除去する工程と、コレクタ層の外周部を除去した後、コ
レクタ層の外周部に蒸着リフトオフ法によりコレクタ電
極を環状に形成する工程と、ＥＣＲ−ＣＶＤ装置により
素子全面に絶縁膜を平坦に形成した後、エミッタ電極上
の絶縁膜をスパッタエツチングしてエミッタ電極の頭出
しを行う工程とを含むものである。
レクタ層上にコし・フタ層、ベース層、エミッタ層を順
次形成する工程と、各層の素子形成領域の外側に絶縁領
域を環状に形成する工程と、素子形成領域内のエミッタ
層上に島状にエミッタ電極を形成する工程と、このエミ
ッタ電極直下の領域を除いてエミッタ層を除去してベー
ス層を面出しする工程と、ベース層上にペース電極を形
成した後、このベース電極の外周部からベース層までを
除去する工程と、コレクタ層の外周部を除去した後、コ
レクタ層の外周部に蒸着リフトオフ法によりコレクタ電
極を環状に形成する工程と、ＥＣＲ−ＣＶＤ装置により
素子全面に絶縁膜を平坦に形成した後、エミッタ電極上
の絶縁膜をスパッタエツチングしてエミッタ電極の頭出
しを行う工程とを含むものである。
この発明の半導体装置においては、エミッタ電極を島状
に形成し、エミッタ電極の外周部を空乏化したエミ・ツ
タ層で完全に囲い、エミッタ電極の電気的取り出しのた
めに新たに引き出し用配線を設けることによって、エミ
ッタ・ベース接合をイオン注入を用いずに絶縁分離し、
エミッタ・ペス接合に絶縁注入界面が存在せず、細結合
電流が抑制できる。
に形成し、エミッタ電極の外周部を空乏化したエミ・ツ
タ層で完全に囲い、エミッタ電極の電気的取り出しのた
めに新たに引き出し用配線を設けることによって、エミ
ッタ・ベース接合をイオン注入を用いずに絶縁分離し、
エミッタ・ペス接合に絶縁注入界面が存在せず、細結合
電流が抑制できる。
また、この発明の半導体装置の製造方法においては、ベ
ース電極およびコレクタ電極で囲まれたエミッタ電極を
引き出す際に、ＥＣＲ−ＣＶＤ装置により素子全面に絶
縁膜が平坦に形成された後、エミッタ電極上の絶縁膜が
スパッタエツチングされてエミッタ電極の頭出しが行わ
れる。
ース電極およびコレクタ電極で囲まれたエミッタ電極を
引き出す際に、ＥＣＲ−ＣＶＤ装置により素子全面に絶
縁膜が平坦に形成された後、エミッタ電極上の絶縁膜が
スパッタエツチングされてエミッタ電極の頭出しが行わ
れる。
第１図は乙の発明の半導体装置の一実施例を示す上面図
であり、第２図はその縦方向の構造を示す断面図である
。
であり、第２図はその縦方向の構造を示す断面図である
。
これらの図において、１はエミッタキャップ層、２はエ
ミッタ層、３は空乏化したエミッタ層、４はベース層、
５はコし・ツタ層、６はサブコレクタ層、７はゴロトノ
（Ｈ）またはボロン（Ｂ）のイオン注入により形成した
素子分離用の絶縁領域、８はＷＳｉまたはＷからなるエ
ミッタ電極、９はＴｉ／Ｍｏ／Ａｕからなるエミッタ引
き出し用配線、１０はＳｉＯ□からなるサイドウオール
、１１はＡ ｕ Ｍ ｎからなるベース電極、１２はＡ
ｕＧｅ／ Ｎ ｉ ／ Ａ ｕからなるコし・ツタ電極
、１３．１４はＴ ｉ ／ Ｍ ｏ ／ Ａ ｕからな
るベースおよびコし・フタ引き出し用配線、１５はＥＣ
Ｒ−ＣＶＤ装置により平坦に形成された絶縁膜である。
ミッタ層、３は空乏化したエミッタ層、４はベース層、
５はコし・ツタ層、６はサブコレクタ層、７はゴロトノ
（Ｈ）またはボロン（Ｂ）のイオン注入により形成した
素子分離用の絶縁領域、８はＷＳｉまたはＷからなるエ
ミッタ電極、９はＴｉ／Ｍｏ／Ａｕからなるエミッタ引
き出し用配線、１０はＳｉＯ□からなるサイドウオール
、１１はＡ ｕ Ｍ ｎからなるベース電極、１２はＡ
ｕＧｅ／ Ｎ ｉ ／ Ａ ｕからなるコし・ツタ電極
、１３．１４はＴ ｉ ／ Ｍ ｏ ／ Ａ ｕからな
るベースおよびコし・フタ引き出し用配線、１５はＥＣ
Ｒ−ＣＶＤ装置により平坦に形成された絶縁膜である。
次に、動作について説明する。
この発明の構造によるＨＢＴにおいても、エミッタ電極
８からコレクタ電極１２に到達する電子をベース電極１
１からエミッタ電極８に到達するホールによって制御す
るという動作原理は従来例と全く同様である。しかし、
この発明のＨＢＴにおいては、素子分離用の絶縁領域７
がコレクタ電極１２の外側に環状に形成されているため
、電流経路中に絶縁領域７の界面も存在しない。したが
って、再結合電流も生しにくくなり、エミッタサイズを
縮小しても電流増幅率（β）が劣化せず、素子の微細化
が可能になる。
８からコレクタ電極１２に到達する電子をベース電極１
１からエミッタ電極８に到達するホールによって制御す
るという動作原理は従来例と全く同様である。しかし、
この発明のＨＢＴにおいては、素子分離用の絶縁領域７
がコレクタ電極１２の外側に環状に形成されているため
、電流経路中に絶縁領域７の界面も存在しない。したが
って、再結合電流も生しにくくなり、エミッタサイズを
縮小しても電流増幅率（β）が劣化せず、素子の微細化
が可能になる。
次に、第３図（ａ）〜（ｈ）を参照して製造方法につい
て説明する。なお、第３図（ａ）〜（ｈ）において、第
１図、第２図と同一符号は同一のものを示し、１６は絶
縁領域７形成時にマスクとして用いるレジスｌ−１１７
はドライエツチング時にマスクとして用いるＳｉＮ膜、
１８は不要なベス部の除去時にマスクとして用いるレジ
ストである。
て説明する。なお、第３図（ａ）〜（ｈ）において、第
１図、第２図と同一符号は同一のものを示し、１６は絶
縁領域７形成時にマスクとして用いるレジスｌ−１１７
はドライエツチング時にマスクとして用いるＳｉＮ膜、
１８は不要なベス部の除去時にマスクとして用いるレジ
ストである。
まず、サブコレクタ層６．コし・フタ層５．ベス層４．
エミッタ層２．エミッタキャップ層１を順次形成した後
、プロトン（Ｈ）またはボロン（Ｂ）を素子形成領域の
外側に注入して絶縁領域７を環状に形成する（第３図（
ａ）） 次に、ＷＳｉまたはＷを厚み３０００人で全面にスパッ
タし、プラズマＣＶＤでＳｉＮ膜１７を厚み１０００λ
で形成した後、レジストをマスクとしてＲＩＥを行うこ
とによって不必要な部分を除去し、島状のエミッタ電極
８をエミッタキャップ層１上に形成する（第３図（ｂ）
） 次に、５ＩＮＷ！Ａ１７をマスクとして、エミッタ電極
８の直下の領域を除いてエミッタキャップ層１とエミッ
タ層２の上部をドライエツチングする。
エミッタ層２．エミッタキャップ層１を順次形成した後
、プロトン（Ｈ）またはボロン（Ｂ）を素子形成領域の
外側に注入して絶縁領域７を環状に形成する（第３図（
ａ）） 次に、ＷＳｉまたはＷを厚み３０００人で全面にスパッ
タし、プラズマＣＶＤでＳｉＮ膜１７を厚み１０００λ
で形成した後、レジストをマスクとしてＲＩＥを行うこ
とによって不必要な部分を除去し、島状のエミッタ電極
８をエミッタキャップ層１上に形成する（第３図（ｂ）
） 次に、５ＩＮＷ！Ａ１７をマスクとして、エミッタ電極
８の直下の領域を除いてエミッタキャップ層１とエミッ
タ層２の上部をドライエツチングする。
この際、エミ・ツタ層２は、約８００ス残す（第３図（
Ｃ）） 次に、５ｉ０２によってサイドウオール１０を形成した
後、残りの工程ツタ層２をドライエツチングしてベース
層４を面出しする（第３図（ｄ））次に、全面にＡ ｕ
Ｍ ｎ ｔｅ蒸着し、サイドウオール１０の側面に付
着したＡ ｕ Ｍ ｎ ｊｉ！Ａ ｒの斜めイオンミリ
ング−によって除去することによってベス電極１１を形
成する（第３図（ｅ））。
Ｃ）） 次に、５ｉ０２によってサイドウオール１０を形成した
後、残りの工程ツタ層２をドライエツチングしてベース
層４を面出しする（第３図（ｄ））次に、全面にＡ ｕ
Ｍ ｎ ｔｅ蒸着し、サイドウオール１０の側面に付
着したＡ ｕ Ｍ ｎ ｊｉ！Ａ ｒの斜めイオンミリ
ング−によって除去することによってベス電極１１を形
成する（第３図（ｅ））。
次に、ベース電極１１の外周部を除く領域上にし・シス
ト１８を形成し、このし・シスト１８をマスクとして不
要なベース電極１１をＡｒのイオンミリングで除去し、
さらにベース層４．コレクタ層５の上部約５００人をド
ライエツチングする（第３図（ｆ）） 次に、コレクタ層５の外周部を除く領域上にしジスｌ−
（図示せず）を形成し、このレジストヲマスクとしてコ
レクタ層５の外周部を除去した後、その外周部に蒸着リ
フトオフ法によって、コレクタ電極１２を形成する（第
３図（ｇ））次に、ＥＣＲ−ＣＶＤ装置でＳ１０□から
なる絶縁膜１５を全面に形成し、装置内でスパッタエツ
チングすることによって、ＳｉＮ膜１７を除去し、さら
にエミッタ電極８の頭出しを行う。そして、頭が出たと
ころでエミッタ引き出し用配線９を蒸着リフトオフ法に
よって形成する（第３図（ｈ））。
ト１８を形成し、このし・シスト１８をマスクとして不
要なベース電極１１をＡｒのイオンミリングで除去し、
さらにベース層４．コレクタ層５の上部約５００人をド
ライエツチングする（第３図（ｆ）） 次に、コレクタ層５の外周部を除く領域上にしジスｌ−
（図示せず）を形成し、このレジストヲマスクとしてコ
レクタ層５の外周部を除去した後、その外周部に蒸着リ
フトオフ法によって、コレクタ電極１２を形成する（第
３図（ｇ））次に、ＥＣＲ−ＣＶＤ装置でＳ１０□から
なる絶縁膜１５を全面に形成し、装置内でスパッタエツ
チングすることによって、ＳｉＮ膜１７を除去し、さら
にエミッタ電極８の頭出しを行う。そして、頭が出たと
ころでエミッタ引き出し用配線９を蒸着リフトオフ法に
よって形成する（第３図（ｈ））。
すなわち、第１図、第２図に示したように、この発明の
半導体装置は、エミッタ電極８がベース電極１１および
コし・ツタ電極１２で囲まれた特殊な構造となっている
が、上記の方法で作製すれば素子の製造が容易で、エミ
ッタ電極８の取り出しも容易に行うことができ、製造歩
留りを高くできる。
半導体装置は、エミッタ電極８がベース電極１１および
コし・ツタ電極１２で囲まれた特殊な構造となっている
が、上記の方法で作製すれば素子の製造が容易で、エミ
ッタ電極８の取り出しも容易に行うことができ、製造歩
留りを高くできる。
なお、上記実施例ではＧａＡｓ ／ＡｊＧａＡｓ系のＨ
ＢＴにライて示したが、ＩｎＰ／Ｉｎ（ＡｊＧ ａ Ａ
ｓ系のＨＢＴについても適用できることはいうまでも
ない。
ＢＴにライて示したが、ＩｎＰ／Ｉｎ（ＡｊＧ ａ Ａ
ｓ系のＨＢＴについても適用できることはいうまでも
ない。
この発明の半導体装置は、以上説明したとおり、エミッ
タ電極を島状に形成し、エミ・フク電極の外周部を空乏
化したエミッタ層で完全に囲い、エミッタ電極の電気的
取り出しのために新たに引き出し用配線を設ける乙とに
よって、エミッタ・ベス接合をイオシ注入を用いずに絶
縁分離し、エミッタ・ベース接合に絶縁注入界面が存在
しないので、絶縁注入界面に起因する再結合電流を抑制
でき、エミッタサイズを縮小しても電流増幅率が劣化し
ないため素子の微細化が可能になるという効果がある。
タ電極を島状に形成し、エミ・フク電極の外周部を空乏
化したエミッタ層で完全に囲い、エミッタ電極の電気的
取り出しのために新たに引き出し用配線を設ける乙とに
よって、エミッタ・ベス接合をイオシ注入を用いずに絶
縁分離し、エミッタ・ベース接合に絶縁注入界面が存在
しないので、絶縁注入界面に起因する再結合電流を抑制
でき、エミッタサイズを縮小しても電流増幅率が劣化し
ないため素子の微細化が可能になるという効果がある。
また、この発明に係る半導体装置の製造方法は、サブコ
し・フタ層上にコレクタ層、ベース層、エミッタ層を順
次形成する工程と、各層の素子形成領域の外側に絶縁領
域を環状に形成する工程と、素子形成領域内のエミッタ
層上に島状にエミッタ電極を形成する工程と、このエミ
ッタ電極直下の領域を除いてエミッタ層を除去してベー
ス層を面出しする工程と、ベース層上にベース電極を形
成した後、このベース電極の外周部からベース層までを
除去する工程と、コレクタ層の外周部を除去した後、コ
レクタ層の外周部に蒸着リフトオフ法によりコレクタ電
極を環状に形成する工程と、ＥＣＲ−ＣＶＤ装置により
素子全面に絶縁膜を平坦に形成した後、工ξツタ電極上
の絶縁膜をスパッタエツチングしてエミッタ電極の頭出
しを行う工程とを含むので、エミッタ電極の取り出しを
容易に行うことができるほか、上記発明の半導体装置を
高歩留りで得ることができるという効果がある。
し・フタ層上にコレクタ層、ベース層、エミッタ層を順
次形成する工程と、各層の素子形成領域の外側に絶縁領
域を環状に形成する工程と、素子形成領域内のエミッタ
層上に島状にエミッタ電極を形成する工程と、このエミ
ッタ電極直下の領域を除いてエミッタ層を除去してベー
ス層を面出しする工程と、ベース層上にベース電極を形
成した後、このベース電極の外周部からベース層までを
除去する工程と、コレクタ層の外周部を除去した後、コ
レクタ層の外周部に蒸着リフトオフ法によりコレクタ電
極を環状に形成する工程と、ＥＣＲ−ＣＶＤ装置により
素子全面に絶縁膜を平坦に形成した後、工ξツタ電極上
の絶縁膜をスパッタエツチングしてエミッタ電極の頭出
しを行う工程とを含むので、エミッタ電極の取り出しを
容易に行うことができるほか、上記発明の半導体装置を
高歩留りで得ることができるという効果がある。
第１図はこの発明の半導体装置の一実施例を示す上面図
、第２図は、第１図に示した半導体装置の断面図、第３
図はこの発明の半導体装置の製造方法の一実施例を示す
工程図、第４図は従来の半導体装置の断面図、第５図は
、第４図に示した半導体装置の上面図、第６図は従来の
半導体装置の製造方法を示す工程図である。 図において、１はエミッタキャップ層、２はエミッタ層
、３は空乏化したエミッタ層、４はベス層、５はコレク
タ層、６はサブコレクク層、７は絶縁領域、８はエミッ
タ電極、９はエミッタ引き出し用配線、１０はサイドウ
オール、１１はベス電極、１２はコレクタ電極、１３は
ベース引き出し用配線、１４はコレクタ引き出し用配線
、１５は絶縁膜、１６．１８はレジスｌ−，１７ば５ｉ
ＮＲである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第 図 ｊ：’ｉＬ４ごし几エミックＪ／ 把婦傭熾
１１ コレクク電０！４ ベース、１１ ８
：：ｒ−ミッタを陪 ］５ 絶謙曖第 図 そ しシ゛スト １７：ＳｉＮ膜 第 図その２ レソスト 第 図 ？只 ｂ 第 図 第 図 手続補正書（自発） 平成 ３年 １０月 日
、第２図は、第１図に示した半導体装置の断面図、第３
図はこの発明の半導体装置の製造方法の一実施例を示す
工程図、第４図は従来の半導体装置の断面図、第５図は
、第４図に示した半導体装置の上面図、第６図は従来の
半導体装置の製造方法を示す工程図である。 図において、１はエミッタキャップ層、２はエミッタ層
、３は空乏化したエミッタ層、４はベス層、５はコレク
タ層、６はサブコレクク層、７は絶縁領域、８はエミッ
タ電極、９はエミッタ引き出し用配線、１０はサイドウ
オール、１１はベス電極、１２はコレクタ電極、１３は
ベース引き出し用配線、１４はコレクタ引き出し用配線
、１５は絶縁膜、１６．１８はレジスｌ−，１７ば５ｉ
ＮＲである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第 図 ｊ：’ｉＬ４ごし几エミックＪ／ 把婦傭熾
１１ コレクク電０！４ ベース、１１ ８
：：ｒ−ミッタを陪 ］５ 絶謙曖第 図 そ しシ゛スト １７：ＳｉＮ膜 第 図その２ レソスト 第 図 ？只 ｂ 第 図 第 図 手続補正書（自発） 平成 ３年 １０月 日
Claims (2)
- （１）エミッタ電極を島状に形成し、このエミッタ電極
の外周部を空乏化したエミッタ層で完全に囲い、前記エ
ミッタ電極の電気的取り出しのために新たに引き出し用
配線を設けることによって、エミッタ・ベース接合に絶
縁注入界面が存在しない構成としたことを特徴とする半
導体装置。 - （２）サブコレクタ層上にコレクタ層、ベース層、エミ
ッタ層を順次形成する工程と、前記各層の素子形成領域
の外側に絶縁領域を環状に形成する工程と、前記素子形
成領域内の前記エミッタ層上に島状にエミッタ電極を形
成する工程と、このエミッタ電極直下の領域を除いて前
記エミッタ層を除去して前記ベース層を面出しする工程
と、前記ベース層上にベース電極を形成した後、このベ
ース電極の外周部から前記ベース層までを除去する工程
と、前記コレクタ層の外局部を除去した後、前記コレク
タ層の外周部に蒸着リフトオフ法によりコレクタ電極を
環状に形成する工程と、ＥＣＲ・ＣＶＤ装置により素子
全面に絶縁膜を平坦に形成した後、前記エミッタ電極上
の前記絶縁膜をスパッタエッチングして前記エミッタ電
極の頭出しを行う工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245011A JP2960136B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245011A JP2960136B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Publications (2)
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|---|---|
| JPH04123437A true JPH04123437A (ja) | 1992-04-23 |
| JP2960136B2 JP2960136B2 (ja) | 1999-10-06 |
Family
ID=17127250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245011A Expired - Lifetime JP2960136B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960136B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153729A (ja) * | 1994-11-28 | 1996-06-11 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022625A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-09-13 JP JP2245011A patent/JP2960136B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022625A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153729A (ja) * | 1994-11-28 | 1996-06-11 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960136B2 (ja) | 1999-10-06 |
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