JPH04123470A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH04123470A JPH04123470A JP2242510A JP24251090A JPH04123470A JP H04123470 A JPH04123470 A JP H04123470A JP 2242510 A JP2242510 A JP 2242510A JP 24251090 A JP24251090 A JP 24251090A JP H04123470 A JPH04123470 A JP H04123470A
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- memory cell
- source
- cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は電荷蓄積層と制御ゲートを有する電気的書き替
え可能なメモリセルを用いた不揮発性半導体メモリ装置
に関する。
え可能なメモリセルを用いた不揮発性半導体メモリ装置
に関する。
（従来の技術）
ＥＥＦＲＯＭの分野で、電荷蓄積層と制御ゲートとを持
つＭＯＳＦＥＴ構造のメモリセルが広く知られている。
つＭＯＳＦＥＴ構造のメモリセルが広く知られている。
このＥＥＦＲＯＭのメモリセルアレイは、互いに交差す
る行線と列線の各交点位置にメモリセルを配置して構成
される。実際のパターン上では、二つのメモリセルのド
レインを共通にして、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さ、＜シている。し
かし、これでも、二つのメモリセルの共通ドレイン毎に
列線とのコンタクト部を必要とし、このコンタクト部が
セル占有面積の大きい部分を占めている。
る行線と列線の各交点位置にメモリセルを配置して構成
される。実際のパターン上では、二つのメモリセルのド
レインを共通にして、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さ、＜シている。し
かし、これでも、二つのメモリセルの共通ドレイン毎に
列線とのコンタクト部を必要とし、このコンタクト部が
セル占有面積の大きい部分を占めている。
そこでよりセル占有面積を小さくできる方式として、複
数のメモリセルをそれらのソース、ドレイン拡散層を共
用して直列接続してＮＡＮＤセルを構成するものが提案
されている（例えば特願昭６２−２３９４４号）。ＮＡ
ＮＤセルの一端部のドレインは選択ゲートを介してビッ
ト線に接続され、各メモリセルの制御ゲートはワード線
に接続される。
数のメモリセルをそれらのソース、ドレイン拡散層を共
用して直列接続してＮＡＮＤセルを構成するものが提案
されている（例えば特願昭６２−２３９４４号）。ＮＡ
ＮＤセルの一端部のドレインは選択ゲートを介してビッ
ト線に接続され、各メモリセルの制御ゲートはワード線
に接続される。
メモリセルとしてチャネル領域全面に薄いトンネル絶縁
膜を設けたＦ Ｅ Ｔ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ
ｇａｔｅＥｌｅｃｔｒｏｎ Ｔｕｎｎｅｌｉｎｇ Ｍ
ＯＳ）では、データ書込みおよび消去共に、電荷蓄積層
と基板との間のトンネル電流による電荷のやりとりを利
用する。このためＮＡＮＤセルは従来のセルに比ベセル
占有面積が小さくできる、ことの他にトンネル電流を利
用するため電力消費が小さく内部昇圧が可能という特徴
を有している。この後者の特徴を生かすためには半選択
状態にあるビット線（電位がＶｐｐ／２となっている。
膜を設けたＦ Ｅ Ｔ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ
ｇａｔｅＥｌｅｃｔｒｏｎ Ｔｕｎｎｅｌｉｎｇ Ｍ
ＯＳ）では、データ書込みおよび消去共に、電荷蓄積層
と基板との間のトンネル電流による電荷のやりとりを利
用する。このためＮＡＮＤセルは従来のセルに比ベセル
占有面積が小さくできる、ことの他にトンネル電流を利
用するため電力消費が小さく内部昇圧が可能という特徴
を有している。この後者の特徴を生かすためには半選択
状態にあるビット線（電位がＶｐｐ／２となっている。
ただしＶｐｐは内部昇圧電位。）に電流が流れないよう
にソース側に選択ゲートトランジスタを必要とする。こ
の選択ゲートトランジスタはソースドレイン間に最大で
Ｖｐｐ／２の１１ｔＥＩＪ（かかるため、微細化すると
パンチスルー電流が流れ、本来の役割を果さないという
問題がある。
にソース側に選択ゲートトランジスタを必要とする。こ
の選択ゲートトランジスタはソースドレイン間に最大で
Ｖｐｐ／２の１１ｔＥＩＪ（かかるため、微細化すると
パンチスルー電流が流れ、本来の役割を果さないという
問題がある。
（発明が解決しようとする課題）
以上のように従来のＮＡＮＤセルを用いたＥｔ ＦＲＯ
Ｍは、微細化に不向きな選択ゲートｌ−ランジメタを必
要とするという問題があった。
Ｍは、微細化に不向きな選択ゲートｌ−ランジメタを必
要とするという問題があった。
本発明は、このような問題を解決した不揮発性半導体メ
モリ装置を提供することを目的とする１、［発明の構成
］ （課題を解決するための手段） 本発明はＥＥＦＲＯＭは、半導体基板上に電荷蓄積層と
制御ゲートが積層され、電荷蓄積層と基板との間でトン
ネル電流による電荷の授受を利用して電気的書替えを行
なうメモリセルが複数個ずつ直列接続されてＮＡＮＤセ
ルを構成してマトリ・シクス配列され、各ＮＡＮＤセル
の一端部のドレインがビット線に接続され、各ＮＡＮＤ
セルの一端部のソースが選択されゲートトランジスタを
介してソース線に接続され各メモリセルの制御ゲートが
ワード線に接続された基本構成を有する。
モリ装置を提供することを目的とする１、［発明の構成
］ （課題を解決するための手段） 本発明はＥＥＦＲＯＭは、半導体基板上に電荷蓄積層と
制御ゲートが積層され、電荷蓄積層と基板との間でトン
ネル電流による電荷の授受を利用して電気的書替えを行
なうメモリセルが複数個ずつ直列接続されてＮＡＮＤセ
ルを構成してマトリ・シクス配列され、各ＮＡＮＤセル
の一端部のドレインがビット線に接続され、各ＮＡＮＤ
セルの一端部のソースが選択されゲートトランジスタを
介してソース線に接続され各メモリセルの制御ゲートが
ワード線に接続された基本構成を有する。
この様なＥＥＦＲＯＭにおいて本発明では、ソース側に
接続された選択ゲートトランジスタのゲートソースを短
絡することにより微細化可能な選択ゲートトランジスタ
を有することを特徴とする。
接続された選択ゲートトランジスタのゲートソースを短
絡することにより微細化可能な選択ゲートトランジスタ
を有することを特徴とする。
（作用）
本発明によれば、選択ゲートトランジスタの占める面積
を従来のＮＡＮＤ型メモ型上モリセルさらに縮小できる
。
を従来のＮＡＮＤ型メモ型上モリセルさらに縮小できる
。
（実施例）
本発明の一実施例を図面を参照して説明する。
以下の実施例は、ｎチャネルＦＥＴＭＯ８を用いたＮＡ
ＮＤセル方式のＥＥＦＲＯＭである。
ＮＤセル方式のＥＥＦＲＯＭである。
第一図は、一実施例のメモリセルアレイの一つのＮＡＮ
Ｄセル部を示す平面図、第２図（ａ）（ｂ）（ｃ）はそ
のＡ−Ａ−Ｂ−Ｂ″およびｃ−ｃ ”断面図であり、第
３図はメモリアルセルアレイの等価回路である。
Ｄセル部を示す平面図、第２図（ａ）（ｂ）（ｃ）はそ
のＡ−Ａ−Ｂ−Ｂ″およびｃ−ｃ ”断面図であり、第
３図はメモリアルセルアレイの等価回路である。
先ず、一つのＮＡＮＤセルに着目してその構成を説明す
る。ｎ ＋、型シリコン基板１上に形成したＰ型ウェル
２に素子分離絶縁膜３で区画された領域に、この実施例
では８個のメモリセルＭ１〜Ｍ８と２個の選択ゲートト
ランジスタＳ、、Ｓ。
る。ｎ ＋、型シリコン基板１上に形成したＰ型ウェル
２に素子分離絶縁膜３で区画された領域に、この実施例
では８個のメモリセルＭ１〜Ｍ８と２個の選択ゲートト
ランジスタＳ、、Ｓ。
が形成されている。
選択ゲートトランジスタＳ２はそのドレインをメモリセ
ルＭ８のソースとなるｎ型層と共通にし、ソースとなる
ｎ型層ｌＯにｎ型にドープされた多結晶シリコン９によ
ってコンタクトされたゲートＳＳＩを有している。更に
Ｓ２は第１１ｆｆｌＤ−Ｄ”に対し対称に折り返された
メモリセルの選択ゲートトランジスタにもなっている。
ルＭ８のソースとなるｎ型層と共通にし、ソースとなる
ｎ型層ｌＯにｎ型にドープされた多結晶シリコン９によ
ってコンタクトされたゲートＳＳＩを有している。更に
Ｓ２は第１１ｆｆｌＤ−Ｄ”に対し対称に折り返された
メモリセルの選択ゲートトランジスタにもなっている。
各メモリセルは、Ｄ型ウェル２上に熱酸化膜からなる第
１ゲート絶縁膜、を介して第１層多結晶シリコン膜によ
る浮遊ゲート５（５１〜５８）が形成され、この上に第
２ゲート絶縁膜６を介して第２層多結晶シリコン膜によ
る制御ゲート７（７１〜７ｇ）が形成されて構成されて
いる。各メモリセルの浮遊ゲート５が電荷蓄積層である
。
１ゲート絶縁膜、を介して第１層多結晶シリコン膜によ
る浮遊ゲート５（５１〜５８）が形成され、この上に第
２ゲート絶縁膜６を介して第２層多結晶シリコン膜によ
る制御ゲート７（７１〜７ｇ）が形成されて構成されて
いる。各メモリセルの浮遊ゲート５が電荷蓄積層である
。
各メモリセルの制御ゲート７はそれぞれワード線Ｗ Ｌ
（Ｗ Ｌ 、ａ〜ＷＬ＋ｉ）を構成している。メモリ
セルのソース、ドレインとなるｎ＋型層８は隣接するも
の同士で共用する形で８個のメモリセルが直列接続され
ている。そしてこの実施例では、ドレイン側、ソース側
に選択ゲートトランジスタＳ、、Ｓ、が接続されて一つ
のＮＡＮＤセルが構成されている。選択ゲートトランジ
スタＳ。
（Ｗ Ｌ 、ａ〜ＷＬ＋ｉ）を構成している。メモリ
セルのソース、ドレインとなるｎ＋型層８は隣接するも
の同士で共用する形で８個のメモリセルが直列接続され
ている。そしてこの実施例では、ドレイン側、ソース側
に選択ゲートトランジスタＳ、、Ｓ、が接続されて一つ
のＮＡＮＤセルが構成されている。選択ゲートトランジ
スタＳ。
Ｓ２のゲート電極５ｅ、７ｏおよび５＋ｏｓ７＋ｏはメ
モリセルの浮遊ゲートおよび制御ゲートを構成する第１
層、第２層多結晶シリコン膜を同時にバターニングして
得られ、電極５９と７９の間はワード線方向に所定間隔
でコンタクトしている。また電極５．。と７＋ｏの間は
、ＣＶＤ絶縁膜１１上のｎ＋型にドープされた多結晶シ
リコン９によりコンタクトしており、更に選択ゲートト
ランジスタＳ２のソースとなるｎ”型層１０ともコンタ
クトしている。全体はＣＶＤ絶縁膜１２で覆われ、メモ
リセルに対して選択トランジスタＳ１のドレインである
ｎ＋型層にコンタクトするビット線ＢＬとしてのＡＮ配
線１３が配設されている。このコンタクト部には、重ね
てｎ型不純物がドープされている。
モリセルの浮遊ゲートおよび制御ゲートを構成する第１
層、第２層多結晶シリコン膜を同時にバターニングして
得られ、電極５９と７９の間はワード線方向に所定間隔
でコンタクトしている。また電極５．。と７＋ｏの間は
、ＣＶＤ絶縁膜１１上のｎ＋型にドープされた多結晶シ
リコン９によりコンタクトしており、更に選択ゲートト
ランジスタＳ２のソースとなるｎ”型層１０ともコンタ
クトしている。全体はＣＶＤ絶縁膜１２で覆われ、メモ
リセルに対して選択トランジスタＳ１のドレインである
ｎ＋型層にコンタクトするビット線ＢＬとしてのＡＮ配
線１３が配設されている。このコンタクト部には、重ね
てｎ型不純物がドープされている。
各メモリセルでの浮遊ゲート５とＰ型ウェル２間の結合
容量Ｃ１は、浮遊ゲート５と制御ゲート７の間の結合容
量Ｃ２に比べて小さく設定されている。具体的な形状寸
法を説明すれば、浮遊ゲート５および制御ゲート７は共
にチャネル幅１μｍ１従ってメモリセルのチャネル長が
１μｍであり、浮遊ゲート５は第２図（ｂ）に示すよう
にフィールド領域上両側にそれぞれ１μｍずつ延在させ
ている。第１ゲート絶縁膜４は１１０人の熱酸化膜であ
り、第１ゲート絶縁膜４は３５０人の熱酸化膜である。
容量Ｃ１は、浮遊ゲート５と制御ゲート７の間の結合容
量Ｃ２に比べて小さく設定されている。具体的な形状寸
法を説明すれば、浮遊ゲート５および制御ゲート７は共
にチャネル幅１μｍ１従ってメモリセルのチャネル長が
１μｍであり、浮遊ゲート５は第２図（ｂ）に示すよう
にフィールド領域上両側にそれぞれ１μｍずつ延在させ
ている。第１ゲート絶縁膜４は１１０人の熱酸化膜であ
り、第１ゲート絶縁膜４は３５０人の熱酸化膜である。
第３図のメモリセルアレイは、上述した構成のＮＡＮＤ
セル６個が３本のビット線ＢＬＩ〜ＢＬ３に接続された
様子を示している。
セル６個が３本のビット線ＢＬＩ〜ＢＬ３に接続された
様子を示している。
このように構成されたメモリセルの動作を説明する。以
下の第１表は、この実施例のＮＡＮＤセルでの書き込み
、消去および読み出し動作時の各ゲートの電位関係を示
す表である。表中選択書き込み、の欄は、第３図中のメ
モリセルＭ７選択時の電位を読み出しの欄は、ワード線
Ｗ Ｌ ＋ ７に接続されたメモリセル（Ｍ７、Ｍ？＝
Ｍ７”）のデータを読み出す場合（ページ読み出し）の
電位を示している。
下の第１表は、この実施例のＮＡＮＤセルでの書き込み
、消去および読み出し動作時の各ゲートの電位関係を示
す表である。表中選択書き込み、の欄は、第３図中のメ
モリセルＭ７選択時の電位を読み出しの欄は、ワード線
Ｗ Ｌ ＋ ７に接続されたメモリセル（Ｍ７、Ｍ？＝
Ｍ７”）のデータを読み出す場合（ページ読み出し）の
電位を示している。
第
表
まずＮＡＮＤセルを構成するメモリセルを一括して消去
する場合について説明する。そのためにこの実施例では
、ドレイン側選択ゲートトランジスタＳＤＩ、ＳＤ２の
ゲート電極ならびに、ワード線（すなわち、メモリセル
の制御ゲー）） ＷＬ（ＷＬ１＋ 〜ＷＬＩｓ 、ＷＬ
２＋ 〜ＷＬ２ｇ）の電位をすべてＯｖとし、ｎ−型基
板１とメモリセルを囲むｐウェル２を“Ｈ”レベル（例
えば昇圧電位Ｖｐｐ−１８’ｌとし、ソース側選択ゲー
トＳＳＩ、ＳＳ２のゲート電極ならびにビット線ＢＬ１
、ＢＬ２、ＢＬ３を浮遊電位、あるいは“Ｈ。
する場合について説明する。そのためにこの実施例では
、ドレイン側選択ゲートトランジスタＳＤＩ、ＳＤ２の
ゲート電極ならびに、ワード線（すなわち、メモリセル
の制御ゲー）） ＷＬ（ＷＬ１＋ 〜ＷＬＩｓ 、ＷＬ
２＋ 〜ＷＬ２ｇ）の電位をすべてＯｖとし、ｎ−型基
板１とメモリセルを囲むｐウェル２を“Ｈ”レベル（例
えば昇圧電位Ｖｐｐ−１８’ｌとし、ソース側選択ゲー
トＳＳＩ、ＳＳ２のゲート電極ならびにビット線ＢＬ１
、ＢＬ２、ＢＬ３を浮遊電位、あるいは“Ｈ。
レベル（例えばＶｐｐ−Ｌ８Ｖ）にする。
これにより全メモリセルの制御ゲートとＰ−ウェル２間
に電界がかかり、浮遊ゲートからＰ−ウェル２にトンネ
ル効果により電子が放出される。
に電界がかかり、浮遊ゲートからＰ−ウェル２にトンネ
ル効果により電子が放出される。
全メモリ・セルはこれによりしきい値が負（−１〜−５
Ｖ）の方向に移動し“θ″状態なる。こうして、ＮＡＮ
Ｄセルの一括消去が行われる。
Ｖ）の方向に移動し“θ″状態なる。こうして、ＮＡＮ
Ｄセルの一括消去が行われる。
次にメモリセルへの選択的なデータの書き込みについて
説明する。ここでは第３図中のメモリセルＭ７に選択的
に書き込む場合について述べる。
説明する。ここでは第３図中のメモリセルＭ７に選択的
に書き込む場合について述べる。
この場合、第１表に示すように、ワード線ＷＬ１□ （
すなわち、メモリセルＭ７の制御ゲート）を“Ｈ°レベ
ル（例えばｖｐｐ−１８Ｖ）とし、ワード線ＷＬＩＩ〜
Ｗ Ｌ １ ｓ 、Ｗ Ｌ １ ａならびにドレイン側
の選択ゲートトランジスタＳＤＩのゲート電極をＯｖと
“Ｈ”レベルの中間電位（例えばＶｌ）ｐ／２）とする
。また、ドレイン側の選択ゲートトランジスタＳＤ２の
ゲート電位、ソース側の選択トランジスタＳＳＩ、ＳＳ
２のゲート電位ならびにワード線Ｗ Ｌ ２ ＋にＷＬ
２ ａ 、ｎ−基板１、ｐウェル２の電位をＯｖとす
る。更にビット線ＢＬＬをＯＶにＢＬ２、ＢＬ３を中間
電位（例えばＶ ｐ ｐ ／ ２ ）とする。これによ
りメモリセルＭ７の制御ゲートとｎ型拡散層８及びＰ−
ウェル２間に高電界がかかる。この結果Ｐ−ウェル２お
よびｎ型拡散層８より浮遊ゲートに電子がトンネル効果
により注入され、しきい値が正の方向に移動して、しき
い値が０７以上の状態“１”になる。
すなわち、メモリセルＭ７の制御ゲート）を“Ｈ°レベ
ル（例えばｖｐｐ−１８Ｖ）とし、ワード線ＷＬＩＩ〜
Ｗ Ｌ １ ｓ 、Ｗ Ｌ １ ａならびにドレイン側
の選択ゲートトランジスタＳＤＩのゲート電極をＯｖと
“Ｈ”レベルの中間電位（例えばＶｌ）ｐ／２）とする
。また、ドレイン側の選択ゲートトランジスタＳＤ２の
ゲート電位、ソース側の選択トランジスタＳＳＩ、ＳＳ
２のゲート電位ならびにワード線Ｗ Ｌ ２ ＋にＷＬ
２ ａ 、ｎ−基板１、ｐウェル２の電位をＯｖとす
る。更にビット線ＢＬＬをＯＶにＢＬ２、ＢＬ３を中間
電位（例えばＶ ｐ ｐ ／ ２ ）とする。これによ
りメモリセルＭ７の制御ゲートとｎ型拡散層８及びＰ−
ウェル２間に高電界がかかる。この結果Ｐ−ウェル２お
よびｎ型拡散層８より浮遊ゲートに電子がトンネル効果
により注入され、しきい値が正の方向に移動して、しき
い値が０７以上の状態“１”になる。
このとき選択されていないメモリセルのしきい値は変わ
らない。
らない。
ここで、ビット線ＢＬＩ側にあるメモリセルＭ１〜Ｍ６
、Ｍ８は制御ゲートの電位（すなわちワード線ＷＬＩ〜
ＷＬ６、ＷＬ８の電位）がｖｐｐ／２で、ｎ型層８およ
びチャネル部がＯＶなので書き込みモードになるが電界
が弱く浮遊ゲートに電子が注入されずメモリセルのしき
い値は“θ′状態である。ビット線ＢＬＩ側のＭ１〜Ｍ
８以外のメモリセルは制御ゲートの電位（すなわちワー
ド線の電位）がＯＶでｎ型層８およびチャネル部もＯＶ
なので浮遊ゲートに電子が注入されずメモリセルのしき
い値は“θ″状態ある。
、Ｍ８は制御ゲートの電位（すなわちワード線ＷＬＩ〜
ＷＬ６、ＷＬ８の電位）がｖｐｐ／２で、ｎ型層８およ
びチャネル部がＯＶなので書き込みモードになるが電界
が弱く浮遊ゲートに電子が注入されずメモリセルのしき
い値は“θ′状態である。ビット線ＢＬＩ側のＭ１〜Ｍ
８以外のメモリセルは制御ゲートの電位（すなわちワー
ド線の電位）がＯＶでｎ型層８およびチャネル部もＯＶ
なので浮遊ゲートに電子が注入されずメモリセルのしき
い値は“θ″状態ある。
また、ビット線ＢＬ２、ＢＬａ側のメモリセルのうち、
ワード線ＷＬ ｌ 、〜ＷＬ１６、ＷＬｌｌｌに接続さ
れたセルは、制御ゲートが中間電位Ｖｐｐ／２で各メモ
リセルのソース・ドレインおよびチャネル部の電位も同
じく中間電位Ｖｐ ｐ／２なので浮遊ゲートと拡散層８
およびチャネル部間の電界はほとんど無く浮遊ゲートか
ら電子の注入、放出は起こらない。よってメモリセルの
しきい値は“０”状態である。
ワード線ＷＬ ｌ 、〜ＷＬ１６、ＷＬｌｌｌに接続さ
れたセルは、制御ゲートが中間電位Ｖｐｐ／２で各メモ
リセルのソース・ドレインおよびチャネル部の電位も同
じく中間電位Ｖｐ ｐ／２なので浮遊ゲートと拡散層８
およびチャネル部間の電界はほとんど無く浮遊ゲートか
ら電子の注入、放出は起こらない。よってメモリセルの
しきい値は“０”状態である。
ビット線ＢＬ２、ＢＬａ側のメモリセルのうちワード線
ＷＬ １、〜Ｗ Ｌ １ ｍ以外に接続されたメモリセ
ルは制御ゲートがＯｖで各メモリセルのソース・ドレイ
ンチャネルがドレイン側選択ゲートトランジスタ（たと
えば第３図中では５Ｄ２）がカットオフすることにより
ビット線電位より独立となりｐ型ウェル２の電位ＯＶと
等しくなるため、浮遊ゲートとｎ型層８およびチャネル
部間の電界は、はとんど無く、浮遊ゲートから電子の注
入・放出は起らない。よっｔメモリセルのしきい値は“
０゛状態である。以上のようにしてメモリセルフのみに
選択的に書き込みが行われる。
ＷＬ １、〜Ｗ Ｌ １ ｍ以外に接続されたメモリセ
ルは制御ゲートがＯｖで各メモリセルのソース・ドレイ
ンチャネルがドレイン側選択ゲートトランジスタ（たと
えば第３図中では５Ｄ２）がカットオフすることにより
ビット線電位より独立となりｐ型ウェル２の電位ＯＶと
等しくなるため、浮遊ゲートとｎ型層８およびチャネル
部間の電界は、はとんど無く、浮遊ゲートから電子の注
入・放出は起らない。よっｔメモリセルのしきい値は“
０゛状態である。以上のようにしてメモリセルフのみに
選択的に書き込みが行われる。
読み出し動作は、たとえばワード線Ｗ Ｌ １７に接続
されたメモリセル（第３図中Ｍ７、Ｍ？”Ｍ７゛など）
のデータを読み出す場合について説明する。まずすべて
のビット線ＢＬをＯｖにプリチャージしておき、ワード
線ＷＬ１７（すなわちメモリセルＭ７、Ｍ？−１Ｍ７”
−などの制御ゲート）の電位をＯＶにし、ワード線Ｗ
Ｌ １ ＋〜ＷＬ１ ｓ Ｗ Ｌ １ ｍの電位を書き
込み状態にあるメモリセルがオンする程度の”Ｈ”レベ
ル（例えば５Ｖ）とする。ドレイン側選択ゲートトラン
ジスタＳ１のゲート電極ＳＤＩの電位、ソース側選択ゲ
ートトランジスタＳ２のゲート電極ＳＳＩの電位も“Ｈ
″レベルたとえば５Ｖ）にする。上記以外のワード線Ｗ
Ｌ （第３図中のＷ Ｌ ２ ＋〜Ｗ Ｌ ２ ａなど
）選択ゲートトランジスタのゲート電極（第３図中ＳＤ
２、ＳＳ２など）は全てＯＶにする。
されたメモリセル（第３図中Ｍ７、Ｍ？”Ｍ７゛など）
のデータを読み出す場合について説明する。まずすべて
のビット線ＢＬをＯｖにプリチャージしておき、ワード
線ＷＬ１７（すなわちメモリセルＭ７、Ｍ？−１Ｍ７”
−などの制御ゲート）の電位をＯＶにし、ワード線Ｗ
Ｌ １ ＋〜ＷＬ１ ｓ Ｗ Ｌ １ ｍの電位を書き
込み状態にあるメモリセルがオンする程度の”Ｈ”レベ
ル（例えば５Ｖ）とする。ドレイン側選択ゲートトラン
ジスタＳ１のゲート電極ＳＤＩの電位、ソース側選択ゲ
ートトランジスタＳ２のゲート電極ＳＳＩの電位も“Ｈ
″レベルたとえば５Ｖ）にする。上記以外のワード線Ｗ
Ｌ （第３図中のＷ Ｌ ２ ＋〜Ｗ Ｌ ２ ａなど
）選択ゲートトランジスタのゲート電極（第３図中ＳＤ
２、ＳＳ２など）は全てＯＶにする。
これによりビット線ＢＬに電流が流れるか否かによりメ
モリセルの“０° “１゛の判定ができる。
モリセルの“０° “１゛の判定ができる。
たとえばメモリセルＭ７のデータが“０＃ならばＢＬＩ
に電流が流れ“０“の読み出しが行われる。
に電流が流れ“０“の読み出しが行われる。
以上が本実施例のＮＡＮＤ型Ｅ２ ＦＲＯＭセルの構成
と動作である。
と動作である。
本発明は、上記した実施例に限定されるものではなく、
種種の変形が可能である。
種種の変形が可能である。
例えば、読み出しではビット線ＢＬに流れる電流を検出
する代わりに、ビット線ＢＬの電位変化を検出してもよ
い。また読み出し時にすべてのソース線を“Ｈルーベル
にしても良い。また、ソース側選択ゲートトランジスタ
のソースとゲートの電極のコンタクトにはｎ＋型にドー
プされた多結晶シリコンの代りに他の導電材料を用いて
も良い。
する代わりに、ビット線ＢＬの電位変化を検出してもよ
い。また読み出し時にすべてのソース線を“Ｈルーベル
にしても良い。また、ソース側選択ゲートトランジスタ
のソースとゲートの電極のコンタクトにはｎ＋型にドー
プされた多結晶シリコンの代りに他の導電材料を用いて
も良い。
［発明の効果］
本発明によれば、従来のＮＡＮＤ型Ｅ２ＦＲＯＭセルに
比べより微細化可能な電気的に書き替え可能なメモリセ
ルを提供することができる。
比べより微細化可能な電気的に書き替え可能なメモリセ
ルを提供することができる。
第１図は、本発明の一実施例のＥＥＰＲＯＭのＮＡＮＤ
セルを示す平面図、第２図（ａ）（ｂ）（ｃ）は第１図
のＡ−Ａ−Ｂ−Ｂ″ Ｃ−Ｃ−断面図、第３図はそのＮ
ＡＮＤセルアレイの等価回路図である。 １・・・Ｎ型シリコン基板、２・・・Ｐウェル、３・・
・素子分離絶縁膜、４・・・第１ゲート絶縁膜、５１〜
５８・・・浮遊ゲート、 ５Ｇ、５１０・・・選択ゲート、６・・・２ゲート絶縁
膜、７１〜７８・・・制御ゲート、７９．７１０・・・
選択ゲートの低抵抗化配線 ８・・・メモリセルソース・ドレイン拡散層、９・・・
選択ゲートトランジスタのゲートソース間短絡用ｎ＋型
ドープ多結晶シリコン、 １０・・・選択ゲートトランジスタのソースｎ型層１１
・・・層間絶縁膜、１２・・・層間絶縁膜、１３ビツト
線。
セルを示す平面図、第２図（ａ）（ｂ）（ｃ）は第１図
のＡ−Ａ−Ｂ−Ｂ″ Ｃ−Ｃ−断面図、第３図はそのＮ
ＡＮＤセルアレイの等価回路図である。 １・・・Ｎ型シリコン基板、２・・・Ｐウェル、３・・
・素子分離絶縁膜、４・・・第１ゲート絶縁膜、５１〜
５８・・・浮遊ゲート、 ５Ｇ、５１０・・・選択ゲート、６・・・２ゲート絶縁
膜、７１〜７８・・・制御ゲート、７９．７１０・・・
選択ゲートの低抵抗化配線 ８・・・メモリセルソース・ドレイン拡散層、９・・・
選択ゲートトランジスタのゲートソース間短絡用ｎ＋型
ドープ多結晶シリコン、 １０・・・選択ゲートトランジスタのソースｎ型層１１
・・・層間絶縁膜、１２・・・層間絶縁膜、１３ビツト
線。
Claims (1)
- 半導体基板上に電荷蓄積層と制御ゲートが積層され、電
荷蓄積層と基板との間の電荷の授受によりデータの書き
替えを行うメモリセルが複数直列に接続されたＮＡＮＤ
セルがマトリクス状に配列され、各ＮＡＮＤセルの一端
部のドレインはビット線に、他端部はソース線に接続さ
れ、各メモリセルの制御ゲートはワード線に接続されて
なり、前記ソース線側に選択トランジスタが形成され、
このトランジスタの選択ゲートは前記ソース線と短絡さ
れてなることを特徴とする不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242510A JPH04123470A (ja) | 1990-09-14 | 1990-09-14 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242510A JPH04123470A (ja) | 1990-09-14 | 1990-09-14 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123470A true JPH04123470A (ja) | 1992-04-23 |
Family
ID=17090179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242510A Pending JPH04123470A (ja) | 1990-09-14 | 1990-09-14 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851880A (en) * | 1996-06-14 | 1998-12-22 | Oki Electric Industry Co., Ltd. | Method of making nonvolatile memory elements with selector transistors |
-
1990
- 1990-09-14 JP JP2242510A patent/JPH04123470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851880A (en) * | 1996-06-14 | 1998-12-22 | Oki Electric Industry Co., Ltd. | Method of making nonvolatile memory elements with selector transistors |
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