JPH04123636A - ディジタル変調器 - Google Patents
ディジタル変調器Info
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- JPH04123636A JPH04123636A JP24521290A JP24521290A JPH04123636A JP H04123636 A JPH04123636 A JP H04123636A JP 24521290 A JP24521290 A JP 24521290A JP 24521290 A JP24521290 A JP 24521290A JP H04123636 A JPH04123636 A JP H04123636A
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- Japan
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- frequency
- data
- hopping pattern
- channel
- bit
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル無線通信に用いられるディジタル
変調器に関する。特に、周波数ホッピングに用いるディ
ジタル変調器に関する。
変調器に関する。特に、周波数ホッピングに用いるディ
ジタル変調器に関する。
ディジタル位相変調波は、直交変調器に！チャネルおよ
びＱチャネルの各ベースバンド信号を入力して生成する
ことができる。
びＱチャネルの各ベースバンド信号を入力して生成する
ことができる。
すなわち、基準搬送波の周波数をｆ、とし、変調される
データ信号の１符号期間をＴとして時間ｔ＝ｉＴ （ｉ
は整数）ごとに一定の位相φ轟をとる位相変調波Ｓ（【
）は、 ５（ｔ） ＝Ａｃｏｓ（２ｘｆｃｔ＋φｉ ）・（１）
と表すことができ、さらに ５（ｔ） −Ａｃｏｓ（２πｆｃｔ） ＣＯ３φ１
− Ａｓ１ｎ（２ｘ ｆｃ ｔ ） ｓｉｎφｉ
・（２）と変形することができ、直交変調器を用い
て変調波が得られることがわかる。
データ信号の１符号期間をＴとして時間ｔ＝ｉＴ （ｉ
は整数）ごとに一定の位相φ轟をとる位相変調波Ｓ（【
）は、 ５（ｔ） ＝Ａｃｏｓ（２ｘｆｃｔ＋φｉ ）・（１）
と表すことができ、さらに ５（ｔ） −Ａｃｏｓ（２πｆｃｔ） ＣＯ３φ１
− Ａｓ１ｎ（２ｘ ｆｃ ｔ ） ｓｉｎφｉ
・（２）と変形することができ、直交変調器を用い
て変調波が得られることがわかる。
ところで、例えば陸上移動通信では、周波数選択性フェ
ージング下における周波数グイバーシチ効果とバースト
誤りのランダム化の効果を上げるために、チップごとあ
るいはフレームごとに異なる中心周波数にホッピングさ
せる周波数ホッピング（ＦＨ）が行われている。
ージング下における周波数グイバーシチ効果とバースト
誤りのランダム化の効果を上げるために、チップごとあ
るいはフレームごとに異なる中心周波数にホッピングさ
せる周波数ホッピング（ＦＨ）が行われている。
この周波数ホッピングを行う変調器では、周波数シンセ
サイザで安定した周波数の信号を生成し、かつそれを高
速に切り替える必要がある。
サイザで安定した周波数の信号を生成し、かつそれを高
速に切り替える必要がある。
第５図は、周波数シンセサイザを用いて周波数ホッピン
グを行う従来の変調器を構成例を示すブロック図である
。
グを行う従来の変調器を構成例を示すブロック図である
。
（ａ）に示す構成は、ホッピングパターン発生器５１か
ら出力されるホッピングパターン信号により、周波数シ
ンセサイザ５２の電圧制御発振器（■ＣＯ）の発振周波
数を制御し、変調器５３から出力される変調信号と周波
数シンセサイザ５２の出力信号とをミクサ５４で乗算す
ることにより、ホ・ンピング周波数信号が得られるよう
になっている。
ら出力されるホッピングパターン信号により、周波数シ
ンセサイザ５２の電圧制御発振器（■ＣＯ）の発振周波
数を制御し、変調器５３から出力される変調信号と周波
数シンセサイザ５２の出力信号とをミクサ５４で乗算す
ることにより、ホ・ンピング周波数信号が得られるよう
になっている。
（ｂ）に示す構成は、２ （！のデータ信号と、ホンピ
ングパターン発生Ｈ５１から出力されるホッピングパタ
ーン信号とをディジタル加算器５５で加算し、等価的な
２周波ＦＳＸ変調を行って周波数シンセサイザ５６を制
御することにより、ホッピング周波数信号が得られるよ
うになっている。
ングパターン発生Ｈ５１から出力されるホッピングパタ
ーン信号とをディジタル加算器５５で加算し、等価的な
２周波ＦＳＸ変調を行って周波数シンセサイザ５６を制
御することにより、ホッピング周波数信号が得られるよ
うになっている。
このような構成では、安定した周波数信号を高速に切り
替える周波数シンセサイザが不可欠である。
替える周波数シンセサイザが不可欠である。
一方、周波数シンセサイザの構成は、大きくわけて直接
合成方式と間接合成方式に分類できる。
合成方式と間接合成方式に分類できる。
直接合成方式は、安定な信号から高調波を発生させ、高
調波間の乗算や高調波とその分周波との乗算により、希
望する周波数成分を得るものである。
調波間の乗算や高調波とその分周波との乗算により、希
望する周波数成分を得るものである。
この方法では、数ｐ秒以下の時間で周波数の切り替えが
可能であり、高速切り替えに対応できるといえるが、乗
算器その他の回路部品が多くなって回路規模が大きくな
り、またスプリアスの増加も避けられず、安定した信号
の合成が極めて困難であった。
可能であり、高速切り替えに対応できるといえるが、乗
算器その他の回路部品が多くなって回路規模が大きくな
り、またスプリアスの増加も避けられず、安定した信号
の合成が極めて困難であった。
また、間接合成方式は、分周器とＰＬＬ （位相同期ル
ープ）により、出力周波数を基準周波数に同期させて希
望する周波数成分を得るものである。
ープ）により、出力周波数を基準周波数に同期させて希
望する周波数成分を得るものである。
この方法では、直接合成方式に比べてスプリアスは少な
く、また回路規模も小型になる。しかし、周波数の切り
替え時間は、ループフィルタ（低域通過フィルタ）の時
定数で決まり、それよりも短くすることは不可能で通常
数十ｍ秒〜数秒が必要であった。
く、また回路規模も小型になる。しかし、周波数の切り
替え時間は、ループフィルタ（低域通過フィルタ）の時
定数で決まり、それよりも短くすることは不可能で通常
数十ｍ秒〜数秒が必要であった。
この周波数切り替え時間を早くしようとすると、電圧制
御発振器の出力信号の周波数安定性が劣化するために、
■引き込み時だけ時定数を下げ、またループ利得を上げ
る方法、■位相比較周波数を切り替え、実効的にループ
利得を切り替える方法、■第２次高調波底分を除去する
ために、ループフィルタの代わりにノツチフィルタを用
い、ループ応答特性を改善する方法、■分周比を切り替
えるときにディジタル／アナログ変換器によって希望周
波数に対応する直流電圧を電圧制御発振器の入力に重畳
し、■ＣＯ出力周波数を可能な限り希望周波数に近づけ
、その差周波数だけを引き込ませる方法、その他の方法
が検討されている。
御発振器の出力信号の周波数安定性が劣化するために、
■引き込み時だけ時定数を下げ、またループ利得を上げ
る方法、■位相比較周波数を切り替え、実効的にループ
利得を切り替える方法、■第２次高調波底分を除去する
ために、ループフィルタの代わりにノツチフィルタを用
い、ループ応答特性を改善する方法、■分周比を切り替
えるときにディジタル／アナログ変換器によって希望周
波数に対応する直流電圧を電圧制御発振器の入力に重畳
し、■ＣＯ出力周波数を可能な限り希望周波数に近づけ
、その差周波数だけを引き込ませる方法、その他の方法
が検討されている。
しかし、いずれの方法においても、高速切り替えと周波
数安定性を両立させるには不十分であった。
数安定性を両立させるには不十分であった。
さらに、例えば陸上移動通信にこの周波数ホッピング方
式を適用する場合に、従来の周波数シンセサイザを用い
る構成では、特に複数チャネルの信号を扱う基地局の変
調器において、チャネル数だけの直交変調器および周波
数シンセサイザが必要であった。したがって、チャネル
数の増大に伴って回路規模の増大が避けられなかった。
式を適用する場合に、従来の周波数シンセサイザを用い
る構成では、特に複数チャネルの信号を扱う基地局の変
調器において、チャネル数だけの直交変調器および周波
数シンセサイザが必要であった。したがって、チャネル
数の増大に伴って回路規模の増大が避けられなかった。
すなわち、周波数シンセサイザで周波数ホッピングを行
う構成では、高速切り替えおよび周波数安定が困難であ
り、かつ複数チャネルに対応する場合には回路規模およ
び消費電力の点で不利であった。
う構成では、高速切り替えおよび周波数安定が困難であ
り、かつ複数チャネルに対応する場合には回路規模およ
び消費電力の点で不利であった。
一方、チャネル数の増大に対応して基地局における変調
器の一層の小型化が望まれており、それを実現するもの
としてベースバンド信号処理でチャネル指定を行う方法
があり、周波数ホッピングにおいても同様の方法が考え
られている。
器の一層の小型化が望まれており、それを実現するもの
としてベースバンド信号処理でチャネル指定を行う方法
があり、周波数ホッピングにおいても同様の方法が考え
られている。
その構成は、各チャネルのベースバンド信号に対して、
それぞれ対応するオフセット周波数信号を乗算するミク
サを備え、さらに各ミクサから出力されるＩチャネルデ
ータとＱチャネルデータをそれぞれディジタル的に加算
する加算器を備え、周波数オフセットされた１チヤネル
およびＱチャネルのベースバンド信号を出力するもので
ある。
それぞれ対応するオフセット周波数信号を乗算するミク
サを備え、さらに各ミクサから出力されるＩチャネルデ
ータとＱチャネルデータをそれぞれディジタル的に加算
する加算器を備え、周波数オフセットされた１チヤネル
およびＱチャネルのベースバンド信号を出力するもので
ある。
しかし、この構成においても低周波数の可変周波数発振
器およびディジタル加算器が必要であり、消費電力の点
で不利であった。
器およびディジタル加算器が必要であり、消費電力の点
で不利であった。
本発明は、ベースバンドディジタル信号処理によって高
速にチャネル切り替えができ、かつ周波数安定度の高い
周波数ホンピンクを実現するディジタル変調器を提供す
ることを目的とする。
速にチャネル切り替えができ、かつ周波数安定度の高い
周波数ホンピンクを実現するディジタル変調器を提供す
ることを目的とする。
本発明は、ＲＯＭフィルタにより帯域制限され、かつ複
数チャネルに対応して周波数オフセットしたＩチャネル
データおよびＱチャネルデータを出力するベースバンド
ディジタル信号処理回路と、前記■チャネルデータおよ
びＱチャネルデータを取り込み、位相変調を行う直交変
調器とを備えたディジタル変調器において、前記ＲＯＭ
フィルタの入力アドレスビットが、各データをサンプリ
ングする標本化ビット、前後ビットからの符号間干渉を
計算するデータ蓄積ビットおよびオフセット周波数を指
定するホッピングパターン選択ビットから構成され、前
記ホッピングパターン選択ビットを設定し、前記Ｉチャ
ネルデータおよびＱチャネルデータを指定のチャネルに
ホッピングさせるホッピングパターン設定手段を備えて
構成する。
数チャネルに対応して周波数オフセットしたＩチャネル
データおよびＱチャネルデータを出力するベースバンド
ディジタル信号処理回路と、前記■チャネルデータおよ
びＱチャネルデータを取り込み、位相変調を行う直交変
調器とを備えたディジタル変調器において、前記ＲＯＭ
フィルタの入力アドレスビットが、各データをサンプリ
ングする標本化ビット、前後ビットからの符号間干渉を
計算するデータ蓄積ビットおよびオフセット周波数を指
定するホッピングパターン選択ビットから構成され、前
記ホッピングパターン選択ビットを設定し、前記Ｉチャ
ネルデータおよびＱチャネルデータを指定のチャネルに
ホッピングさせるホッピングパターン設定手段を備えて
構成する。
（作 用〕
本発明は、あからしめ帯域制限されたデータと周波数オ
フセット情報との乗算結果をメモリに書き込んでおき、
ホッピングパターン設定手段が、ホッピングパターン選
択ビットを用いてオフセット周波数を指定することによ
り、指定のチャネルに高速かつ安定にホッピングさせる
ことができる。
フセット情報との乗算結果をメモリに書き込んでおき、
ホッピングパターン設定手段が、ホッピングパターン選
択ビットを用いてオフセット周波数を指定することによ
り、指定のチャネルに高速かつ安定にホッピングさせる
ことができる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第１図は、本発明によるＱＰＳＫ変調器の一実施例構成
を示すブロック図である。
を示すブロック図である。
図において、入力データはシリアル／パラレル変換器（
Ｓ／Ｐ）ｌ ｌを介してＩチャネルデータおよびＱチャ
ネルデータに分割される。
Ｓ／Ｐ）ｌ ｌを介してＩチャネルデータおよびＱチャ
ネルデータに分割される。
■チ中ネルデータおよびＱチャネルデータは、それぞれ
シフトレジスタ１２．．１２＠を介して、それぞれＲＯ
ＭフィルタＩＬ、１３ｇおよびＲＯＭフィルタ１３３．
１３４のアドレス入力となる。カウンタ１４は、データ
クロックを取り込ろ各ＲＯＭフィルタ１３．〜１３４に
標本化ビットを出力する。
シフトレジスタ１２．．１２＠を介して、それぞれＲＯ
ＭフィルタＩＬ、１３ｇおよびＲＯＭフィルタ１３３．
１３４のアドレス入力となる。カウンタ１４は、データ
クロックを取り込ろ各ＲＯＭフィルタ１３．〜１３４に
標本化ビットを出力する。
ＲＯＭフィルタ１３．には、■チャネルデータ七オフセ
ット周波数データの乗算データｃｏｓφ。
ット周波数データの乗算データｃｏｓφ。
ｃｏｓΔω、ｔが格納され、同様にＲＯＭフィルタＩ３
□、１３ｓ、１３ａには、それぞれ乗算データｃｏｓφ
ｉ ’ ＳｌｎΔωｃｔ、ｓｉｎφｉ’ｃＯ５Δωｃｔ
。
□、１３ｓ、１３ａには、それぞれ乗算データｃｏｓφ
ｉ ’ ＳｌｎΔωｃｔ、ｓｉｎφｉ’ｃＯ５Δωｃｔ
。
ｓｉｎφ１・ｓｉｎΔωｃｔが格納される。
加算器１５１ではＲＯＭフィルタ１３１．１３４の出力
データを加算することにより、周波数オフセットされた
Ｉチャネルデータｃｏｓ （Δωｃｔ＋φｉ）が得られ
、加算器１５゜ではＲＯＭフィルタ１３ｔ１３、の出力
データを加算することにより、周波数オフセットされた
Ｑチャネルデータ５ｉｎ（Δω、を十φｉ）が得られる
。
データを加算することにより、周波数オフセットされた
Ｉチャネルデータｃｏｓ （Δωｃｔ＋φｉ）が得られ
、加算器１５゜ではＲＯＭフィルタ１３ｔ１３、の出力
データを加算することにより、周波数オフセットされた
Ｑチャネルデータ５ｉｎ（Δω、を十φｉ）が得られる
。
以上のシリアル・パラレル変換器１１から加算器１５ま
での構成が、ベースバンドディジタル信号処理回路に相
当する。
での構成が、ベースバンドディジタル信号処理回路に相
当する。
各チャネル対応に周波数オフセットされた■チャネルデ
ータおよびＱチャネルデータは、それぞれディジタル／
アナログ変換器（Ｄ／Ａ）Ｉ ６゜１６Ｑ、低域通過フ
ィルタ（ＬＰＦ）１７１．１７Ｑを介して、直交変調器
１８に入力されて位相変調信号が得られる構成である。
ータおよびＱチャネルデータは、それぞれディジタル／
アナログ変換器（Ｄ／Ａ）Ｉ ６゜１６Ｑ、低域通過フ
ィルタ（ＬＰＦ）１７１．１７Ｑを介して、直交変調器
１８に入力されて位相変調信号が得られる構成である。
なお、直交変調器１８には、搬送波発振器１９から搬送
波周波数信号が入力される。
波周波数信号が入力される。
本発明の特徴とするところは、本実施例では、ＲＯＭフ
ィルタ１３．−１３．の入力アドレスとして、下位ビッ
トから順に、カウンタ１４から１シンボルのデータをサ
ンプリングする標本化ビット、各シフトレジスタ１２＋
、１２゜から前後ビットからの符号間干渉を計算するデ
ータ蓄積ビット、ホッピングパターン設定回路２０から
ホッピングパターン選択ビットを与える構成にある。
ィルタ１３．−１３．の入力アドレスとして、下位ビッ
トから順に、カウンタ１４から１シンボルのデータをサ
ンプリングする標本化ビット、各シフトレジスタ１２＋
、１２゜から前後ビットからの符号間干渉を計算するデ
ータ蓄積ビット、ホッピングパターン設定回路２０から
ホッピングパターン選択ビットを与える構成にある。
ホッピングパターン設定回路２０は、カウンタ２１、フ
レーム長設定回路２２およびパターン発生器２３により
構成される。
レーム長設定回路２２およびパターン発生器２３により
構成される。
第２図は、ホッピングパターン選択ビットの設定例を示
す図である。
す図である。
ここでは、８チヤネルの周波数ホッピングを行う場合に
ついて示す。図に示すように、偶数チャネル数（２ｎチ
ヤネル）の場合には、直交変調器１８の搬送波周波数を
ｎチャネルとｎ＋１チャネルの中間の周波数に設定し、
それぞれΔｆｃと一Δｆｅの正負の周波数オフセットを
かけることにより、オフセットをかける周波数の絶対値
を半分にすることができ、サンプリング周波数を小さく
することができる。すなわち、チャネル１〜チヤネル８
について、ホッピングパターン選択ビットをそれぞれｒ
ｏ ＯＯＪ〜ｒｌ １１Ｊに設定し、搬送波周波数から
−Δｆ４、−Δｆ１、・・・、Δｆ３、Δｆ４に周波数
ホッピングを行う。
ついて示す。図に示すように、偶数チャネル数（２ｎチ
ヤネル）の場合には、直交変調器１８の搬送波周波数を
ｎチャネルとｎ＋１チャネルの中間の周波数に設定し、
それぞれΔｆｃと一Δｆｅの正負の周波数オフセットを
かけることにより、オフセットをかける周波数の絶対値
を半分にすることができ、サンプリング周波数を小さく
することができる。すなわち、チャネル１〜チヤネル８
について、ホッピングパターン選択ビットをそれぞれｒ
ｏ ＯＯＪ〜ｒｌ １１Ｊに設定し、搬送波周波数から
−Δｆ４、−Δｆ１、・・・、Δｆ３、Δｆ４に周波数
ホッピングを行う。
なお、奇数チャネル数（２ｎ＋１．）の場合には、直交
変調器１８の搬送波周波数をｎチャネルの中心周波数に
なるように設定する。
変調器１８の搬送波周波数をｎチャネルの中心周波数に
なるように設定する。
第３図は、ＲＯＭフィルタの入力アドレスの設定例を示
す図である。
す図である。
下位ビットから順に、標本化ビットに３ビツト、データ
蓄積ビットに９ビツト、ホッピングパターンｉＨ沢ビッ
トに３ビツトの合計１５ビツトが使用される。なお、イ
ンパルス応答の対称性を利用すれば、データ蓄積ビット
を削減することは可能である。
蓄積ビットに９ビツト、ホッピングパターンｉＨ沢ビッ
トに３ビツトの合計１５ビツトが使用される。なお、イ
ンパルス応答の対称性を利用すれば、データ蓄積ビット
を削減することは可能である。
このような構成において、ホッピングパターン設定回路
２０では、カウンタ２１でデータクロックをリングカウ
ンタ計数し、その計数値がフレーム長設定回路２２に設
定される値になると、ホッピングパターン発生器２３が
ホッピングパターン選択ビットを設定する。
２０では、カウンタ２１でデータクロックをリングカウ
ンタ計数し、その計数値がフレーム長設定回路２２に設
定される値になると、ホッピングパターン発生器２３が
ホッピングパターン選択ビットを設定する。
なお、フレーム長設定回路２２の設定値を変えることに
より、１ビット単位で任意のフレーム長でホッピングさ
せることができる。
より、１ビット単位で任意のフレーム長でホッピングさ
せることができる。
それぞれ標本化ビット、データ蓄積ビットおよびホッピ
ングパターン選択ビットが与えられるＲＯＭフィルタ１
３．．１３４の出力データを加算することにより、帯域
制限（ロールオフ波形整形）されかつ中心周波数Δω。
ングパターン選択ビットが与えられるＲＯＭフィルタ１
３．．１３４の出力データを加算することにより、帯域
制限（ロールオフ波形整形）されかつ中心周波数Δω。
に周波数オフセットされた■チャネルデータｃｏｓ （
Δωｃｔ十φ、）が生成できる。同様に、ＲＯＭフィル
タ１３１．１３３の出力データを加算することにより、
Ｑチャネルデータ５ｉｎ（ΔωＣ【＋φ、）を生成する
ことができる。
Δωｃｔ十φ、）が生成できる。同様に、ＲＯＭフィル
タ１３１．１３３の出力データを加算することにより、
Ｑチャネルデータ５ｉｎ（ΔωＣ【＋φ、）を生成する
ことができる。
第４図は、本発明によるπ／４シフトＱＰＳＫ変調器の
ベースバンドディジタル信号処理回路構成を示すブロッ
ク図である。
ベースバンドディジタル信号処理回路構成を示すブロッ
ク図である。
図において、シリアル／パラレル変換器１１から出力さ
れる■チャネルデータおよびＱチャネルデータをマツピ
ング回路４１に取り込む。ここで得られた振幅の異なる
夏チャネルデータｆ１、■ゎとＱチャネルデータＱ、
、Ｑ、とをそれぞれ対応するシフトレジスタ１２８１、
Ｉ Ｌｂ、 １２Ｑ−１１２゜ｂを介して、それぞれ
ＲＯＭフィルタ１３１１．１３、、、ＲＯＭフィルタ１
３＋ｂ、１３□５、ＲＯＭフィルタ１３３い １３４１
およびＲＯＭフィルタ１３３５．１３４．のアドレス入
力とする。
れる■チャネルデータおよびＱチャネルデータをマツピ
ング回路４１に取り込む。ここで得られた振幅の異なる
夏チャネルデータｆ１、■ゎとＱチャネルデータＱ、
、Ｑ、とをそれぞれ対応するシフトレジスタ１２８１、
Ｉ Ｌｂ、 １２Ｑ−１１２゜ｂを介して、それぞれ
ＲＯＭフィルタ１３１１．１３、、、ＲＯＭフィルタ１
３＋ｂ、１３□５、ＲＯＭフィルタ１３３い １３４１
およびＲＯＭフィルタ１３３５．１３４．のアドレス入
力とする。
加算器４２１．は、ＲＯＭフィルタ１３．い １３４゜
の出力を加算する。加算器４２１．は、ＲＯＭフィルタ
１３１ｂ、１３４ｂの出力を加算する。加算器４２０ｍ
は、ＲＯＭフィルタ１３□１．１３□の出力を加算する
。加算器４２．１は、ＲＯＭフィルタ１３ｔｈ、１３３
ｂの出力を加算する。
の出力を加算する。加算器４２１．は、ＲＯＭフィルタ
１３１ｂ、１３４ｂの出力を加算する。加算器４２０ｍ
は、ＲＯＭフィルタ１３□１．１３□の出力を加算する
。加算器４２．１は、ＲＯＭフィルタ１３ｔｈ、１３３
ｂの出力を加算する。
さらに、加算器１５＋は、加算器４２１．と加算器４２
１．の出力を加算して、図外のディジタル／アナログ変
換器（Ｄ／Ａ）１６．に送出する。加算器１５１．は、
加算器４２゜、と加算器４２゜、の出力を加算して、図
外のディジタル／アナログ変換器（Ｄ／Ａ）１６゜に送
出する。
１．の出力を加算して、図外のディジタル／アナログ変
換器（Ｄ／Ａ）１６．に送出する。加算器１５１．は、
加算器４２゜、と加算器４２゜、の出力を加算して、図
外のディジタル／アナログ変換器（Ｄ／Ａ）１６゜に送
出する。
ここで、ＲＯＭフィルタ１３、にはＡ ｃｏｓφム・ｃ
ｏｓΔω、ｔが格納され、ＲＯＭフィルタ１３３．には
Ａ ｃｏｓφ、・ｓｉｎΔωｃｔが格納される。以下同
様に、ＲＯＭフィルタ１３１ｂ、１３ｚｂには、Ｂ ｃ
ｏｓφ。
ｏｓΔω、ｔが格納され、ＲＯＭフィルタ１３３．には
Ａ ｃｏｓφ、・ｓｉｎΔωｃｔが格納される。以下同
様に、ＲＯＭフィルタ１３１ｂ、１３ｚｂには、Ｂ ｃ
ｏｓφ。
ｃｏｓΔωｃｔ 、 Ｂｃｏｓφ４− ｓｉｎΔωｃｔ
が格納され、ＲＯＭフィルタ１３８１．１３４−には、
Ａｓ１ｎＩｆｉｉ・ｃｏｓΔωｃｔ 、 Ａｓ１ｎφ４
− ｓｉｎΔωｃｔが格納され、ＲＯＭフィルタ１３３
１．１３４．には、Ｂｓ１ｎφ１・ｃｏｓΔωｃｔ 、
Ｂｓ１ｎφＨ・ｓｉｎΔωｃｔが格納される。
が格納され、ＲＯＭフィルタ１３８１．１３４−には、
Ａｓ１ｎＩｆｉｉ・ｃｏｓΔωｃｔ 、 Ａｓ１ｎφ４
− ｓｉｎΔωｃｔが格納され、ＲＯＭフィルタ１３３
１．１３４．には、Ｂｓ１ｎφ１・ｃｏｓΔωｃｔ 、
Ｂｓ１ｎφＨ・ｓｉｎΔωｃｔが格納される。
したがって、加算器４２１８．４２１．の出力には、振
幅の異なるＡ ｃｏｓ （Δωｃｔ＋φ五）、Ｂ ｃｏ
ｓ （Δω、を十φｉ）が得られる。また、加算器４２
ｏ−１４２゜。
幅の異なるＡ ｃｏｓ （Δωｃｔ＋φ五）、Ｂ ｃｏ
ｓ （Δω、を十φｉ）が得られる。また、加算器４２
ｏ−１４２゜。
の出力には、振幅の異なるＡｓ１ｎ（Δω、ｔ＋φ、）
、Ｂｓ１ｎ（Δω、【十φ、）が得られる。
、Ｂｓ１ｎ（Δω、【十φ、）が得られる。
さらに、加算器１５．の出力には、
（Ａ ＋ Ｂ ） ｃｏｓ（Δωｄ＋φ１）が得られ、
加算器１５Ｇの出力には、 （Ａ＋Ｂ）ｓｉｎ（Δωｃｔ十φｉ） が得られる。
加算器１５Ｇの出力には、 （Ａ＋Ｂ）ｓｉｎ（Δωｃｔ十φｉ） が得られる。
このように、π／４シフトＱＰＳＫ変調器では、振幅の
異なる２値出力の各ＲＯＭフィルタの出力を加算して、
■チャネルおよびＱチャネルの各ベースバンド信号が得
られる。
異なる２値出力の各ＲＯＭフィルタの出力を加算して、
■チャネルおよびＱチャネルの各ベースバンド信号が得
られる。
上述したように、本発明は、高安定および高精度のクロ
ックを用いて、ベースバンドのメモリ回路（ベースバン
ドディジタル信号処理回路）で周波数オフセットをかけ
、異なる中心周波数の信号を生成するので、周波数シン
セサイザの精度に依存しないで、周波数ホッピングによ
るチャネル指定を行うことができる。
ックを用いて、ベースバンドのメモリ回路（ベースバン
ドディジタル信号処理回路）で周波数オフセットをかけ
、異なる中心周波数の信号を生成するので、周波数シン
セサイザの精度に依存しないで、周波数ホッピングによ
るチャネル指定を行うことができる。
また、ディジタル回路でチャネル切り替えを行うので、
高速切り替えが可能になる。
高速切り替えが可能になる。
さらに、直交変調器が一つとなるので、チャネル数の増
加に対して回路規模を大幅に低減することができ、変調
装置設備の小型化を図ることができる。また、周波数シ
ンセサイザによるチャネル指定の構成とは異なり、混変
調およびスプリアスの発生を回避することができる。
加に対して回路規模を大幅に低減することができ、変調
装置設備の小型化を図ることができる。また、周波数シ
ンセサイザによるチャネル指定の構成とは異なり、混変
調およびスプリアスの発生を回避することができる。
第１図は本発明によるＱＰＳＫ変調器の一実施例構成を
示すブロック図。 第２図はホッピングパターン選択ビットの設定例を示す
図。 第３図はＲＯＭフィルタの入力アドレスの設定例を示す
図。 第４図は本発明によるπ／４シフトＱＰＳＫ変調器のベ
ースバンドディジタル信号処理回路構成を示すブロック
図。 第５図は周波数シンセサイザを用いて周波数ホッピング
を行う従来の変調器を構成例を示すブロック図。 １１・・・シリアル・パラレル変換ａ （Ｓ／Ｐ）、１
２・・・シフトレジスタ、１３・・・ＲＯＭフィルタ、
１４・・・カウンタ、１５・・・加算器、１６・・・デ
ィジタル／アナログ変換器（Ｄ／Ａ）、１７・・・低域
通過フィルタ（ＬＰＦ）、１８・・・直交変調器、１９
・・・搬送波発振器、２０・・・ホッピングパターン設
定回路、２１・・・カウンタ、２２・・・フレーム長設
定回路、２３・・・パターン発生器、４１・・・マツピ
ング回路、４２・・・加算器、５１・・・ホッピングパ
ターン発生器、５２．５６・・・周波数シンセサイザ、
５３・・・変調器、５４・・・ミクサ、５５・・・ディ
ジタル加算器。 ホッピングパターン選択ビットの設定例第 図 ＲＯＭフレームの入力アドレスの設定例第 図 （ａ） α０ 周波数ホッピングを行う従来の変調器の構成例第 図
示すブロック図。 第２図はホッピングパターン選択ビットの設定例を示す
図。 第３図はＲＯＭフィルタの入力アドレスの設定例を示す
図。 第４図は本発明によるπ／４シフトＱＰＳＫ変調器のベ
ースバンドディジタル信号処理回路構成を示すブロック
図。 第５図は周波数シンセサイザを用いて周波数ホッピング
を行う従来の変調器を構成例を示すブロック図。 １１・・・シリアル・パラレル変換ａ （Ｓ／Ｐ）、１
２・・・シフトレジスタ、１３・・・ＲＯＭフィルタ、
１４・・・カウンタ、１５・・・加算器、１６・・・デ
ィジタル／アナログ変換器（Ｄ／Ａ）、１７・・・低域
通過フィルタ（ＬＰＦ）、１８・・・直交変調器、１９
・・・搬送波発振器、２０・・・ホッピングパターン設
定回路、２１・・・カウンタ、２２・・・フレーム長設
定回路、２３・・・パターン発生器、４１・・・マツピ
ング回路、４２・・・加算器、５１・・・ホッピングパ
ターン発生器、５２．５６・・・周波数シンセサイザ、
５３・・・変調器、５４・・・ミクサ、５５・・・ディ
ジタル加算器。 ホッピングパターン選択ビットの設定例第 図 ＲＯＭフレームの入力アドレスの設定例第 図 （ａ） α０ 周波数ホッピングを行う従来の変調器の構成例第 図
Claims (1)
- （１）ＲＯＭフィルタにより帯域制限され、かつ複数チ
ャネルに対応して周波数オフセットしたＩチャネルデー
タおよびＱチャネルデータを出力するベースバンドディ
ジタル信号処理回路と、 前記ＩチャネルデータおよびＱチャネルデータを取り込
み、位相変調を行う直交変調器と を備えたディジタル変調器において、 前記ＲＯＭフィルタの入力アドレスビットが、各データ
をサンプリングする標本化ビット、前後ビットからの符
号間干渉を計算するデータ蓄積ビットおよびオフセット
周波数を指定するホッピングパターン選択ビットから構
成され、 前記ホッピングパターン選択ビットを設定し、前記Ｉチ
ャネルデータおよびＱチャネルデータを指定のチャネル
にホッピングさせるホッピングパターン設定手段を備え
た ことを特徴とするディジタル変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24521290A JPH04123636A (ja) | 1990-09-14 | 1990-09-14 | ディジタル変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24521290A JPH04123636A (ja) | 1990-09-14 | 1990-09-14 | ディジタル変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123636A true JPH04123636A (ja) | 1992-04-23 |
Family
ID=17130303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24521290A Pending JPH04123636A (ja) | 1990-09-14 | 1990-09-14 | ディジタル変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995006987A1 (en) * | 1993-09-03 | 1995-03-09 | Ntt Mobile Communications Network Inc. | Code division multiplex transmitter/receiver |
-
1990
- 1990-09-14 JP JP24521290A patent/JPH04123636A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995006987A1 (en) * | 1993-09-03 | 1995-03-09 | Ntt Mobile Communications Network Inc. | Code division multiplex transmitter/receiver |
| US5748623A (en) * | 1993-09-03 | 1998-05-05 | Ntt Mobile Communications Network, Inc. | Code division multiple access transmitter and receiver |
| CN1065091C (zh) * | 1993-09-03 | 2001-04-25 | Ntt移动通信网株式会社 | 码分多址联接的发射机和接收机 |
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