JPH04125960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04125960A JPH04125960A JP2248232A JP24823290A JPH04125960A JP H04125960 A JPH04125960 A JP H04125960A JP 2248232 A JP2248232 A JP 2248232A JP 24823290 A JP24823290 A JP 24823290A JP H04125960 A JPH04125960 A JP H04125960A
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- power supply
- mos transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 abstract 2
- 238000012423 maintenance Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳディジタル半導体装置に関し、特に電
源および基板電位の印加構造に関する。
源および基板電位の印加構造に関する。
従来のＣＭＯＳディジタル半導体装置は、第３図に示す
ようにＰチャンネルＭＯＳトランジスタ２３の基板電位
を高電位電源ライン２１の電位（ＶＤＤ）と等しくし、
且つＮチャンネルＭＯＳトランジスタ２４の基板電位を
低電位電源ライン２２の電位（ＧＮＤ）と等しくするた
めにこれらを常時接続した構造をしている。ＭＯＳトラ
ンジスタは、ソース電極と基板の電位との電位差で閾値
電圧ＶＴが決まるバックバイアス特性を持っているため
、この従来のＣＭＯＳディジタル半導体装置の構造では
、スタンバイ状態時等の回路動作をせずに動作状態を単
に維持しようとする場合も、各ＭＯＳトランジスタの閾
値電圧ＶＴは動作時と同じ値であった。
ようにＰチャンネルＭＯＳトランジスタ２３の基板電位
を高電位電源ライン２１の電位（ＶＤＤ）と等しくし、
且つＮチャンネルＭＯＳトランジスタ２４の基板電位を
低電位電源ライン２２の電位（ＧＮＤ）と等しくするた
めにこれらを常時接続した構造をしている。ＭＯＳトラ
ンジスタは、ソース電極と基板の電位との電位差で閾値
電圧ＶＴが決まるバックバイアス特性を持っているため
、この従来のＣＭＯＳディジタル半導体装置の構造では
、スタンバイ状態時等の回路動作をせずに動作状態を単
に維持しようとする場合も、各ＭＯＳトランジスタの閾
値電圧ＶＴは動作時と同じ値であった。
このように、従来のディジタル半導体装置は、バッテリ
ーバックアップ等によるスタンバイ状態時等の回路的に
は非動作状態であるが単に動作状態を維持してその期間
電気的回路状態を保存しようとする場合もＭＯＳトラン
ジスタの閾値電圧ＶＴが回路的に動作状態時と同じ値で
あるため、外部からのノイズによって内部回路の電気的
状態が変化しやすく、維持しようとする電気的回路状態
の状態破壊を起こし易い構造となっていた。これは、動
作時の電源電圧より小さいバックアップ電圧を使用する
場合には特に問題になっていた。
ーバックアップ等によるスタンバイ状態時等の回路的に
は非動作状態であるが単に動作状態を維持してその期間
電気的回路状態を保存しようとする場合もＭＯＳトラン
ジスタの閾値電圧ＶＴが回路的に動作状態時と同じ値で
あるため、外部からのノイズによって内部回路の電気的
状態が変化しやすく、維持しようとする電気的回路状態
の状態破壊を起こし易い構造となっていた。これは、動
作時の電源電圧より小さいバックアップ電圧を使用する
場合には特に問題になっていた。
また動作時の閾値電圧ＶＴより小さいゲート電位（ＶＧ
）でのドレイン電流（ＩＤ）は、ＭＯＳトランジスタの
閾値電圧ＶＴとドレイン電圧（ＶＤ）と閾値電圧ＶＴと
の差によってその値が決まるため、状態保存時には電源
電圧を低くして電流消費を少くしているが、状態保存時
のドレイン電圧ＶＤを低くしても閾値電圧ＶＴが大きく
ならないとドレイン電流ＩＤを小さくできず、状態保存
時の消費電流を小さくできなかった。これは、特に１装
置内に多くのＭＯＳトランジスタを集積している場合で
、保存電源として電池等の有限の電力量を持つ装置を使
用している場合に保存期間が短くなる等の問題を起こす
。
）でのドレイン電流（ＩＤ）は、ＭＯＳトランジスタの
閾値電圧ＶＴとドレイン電圧（ＶＤ）と閾値電圧ＶＴと
の差によってその値が決まるため、状態保存時には電源
電圧を低くして電流消費を少くしているが、状態保存時
のドレイン電圧ＶＤを低くしても閾値電圧ＶＴが大きく
ならないとドレイン電流ＩＤを小さくできず、状態保存
時の消費電流を小さくできなかった。これは、特に１装
置内に多くのＭＯＳトランジスタを集積している場合で
、保存電源として電池等の有限の電力量を持つ装置を使
用している場合に保存期間が短くなる等の問題を起こす
。
本発明のディジタル半導体装置は、ＰチャンネルＭＯＳ
トランジスタの基板電位、ＮチャンネルＭＯＳトランジ
スタの基板電位、高電位電源ＶＤＤの電位及び低電位電
源の電位をそれぞれ独立に供給できる構造を持ち、通常
動作時には、ＰチャンネルＭＯＳトランジスタの基板電
位と高電位電源ＶＤＤの電位とを等しくするとともにＮ
チャンネルＭＯＳトランジスタの基板電位と低電位電源
の電位とを等しくし、且つ非動作時にはＰチャンネルＭ
ＯＳトランジスタの基板電位、高電位電源ＶＤＤの電位
、低電位電源の電位、ＮチャンネルＭＯＳトランジスタ
の基板電位の順に高電位から低電位となるようにする手
段を有している。
トランジスタの基板電位、ＮチャンネルＭＯＳトランジ
スタの基板電位、高電位電源ＶＤＤの電位及び低電位電
源の電位をそれぞれ独立に供給できる構造を持ち、通常
動作時には、ＰチャンネルＭＯＳトランジスタの基板電
位と高電位電源ＶＤＤの電位とを等しくするとともにＮ
チャンネルＭＯＳトランジスタの基板電位と低電位電源
の電位とを等しくし、且つ非動作時にはＰチャンネルＭ
ＯＳトランジスタの基板電位、高電位電源ＶＤＤの電位
、低電位電源の電位、ＮチャンネルＭＯＳトランジスタ
の基板電位の順に高電位から低電位となるようにする手
段を有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例のトランジスタレベルの等
価回路図である。半導体装置の一部分としてここでは、
インバータ回路を例として上げている。ｌはＰチャンネ
ルＭＯＳトランジスタの基板電位を供給する電源ライン
、２は半導体装置の高電位電源（ＶＤＤ）ライン、３は
半導体装置の低電位電源（ＧＮＤ等）ライン、４はＮチ
ャンネルＭＯＳトランジスタの基板電位を供給する電源
ライン、５はＰチャンネルＭＯＳトランジスタ、６はＮ
チャンネルＭＯＳトランジスタである。
価回路図である。半導体装置の一部分としてここでは、
インバータ回路を例として上げている。ｌはＰチャンネ
ルＭＯＳトランジスタの基板電位を供給する電源ライン
、２は半導体装置の高電位電源（ＶＤＤ）ライン、３は
半導体装置の低電位電源（ＧＮＤ等）ライン、４はＮチ
ャンネルＭＯＳトランジスタの基板電位を供給する電源
ライン、５はＰチャンネルＭＯＳトランジスタ、６はＮ
チャンネルＭＯＳトランジスタである。
ＰチャンネルＭＯＳトランジスタ５の基板端子は、Ｐチ
ャンネルＭＯＳトランジスタの基板電位を供給する電源
ライン１に接−続し、ＰチャンネルＭＯＳトランジスタ
５のソース端子は、半導体装置の高電位電源ライン２に
接続している。ＮチャンネルＭＯＳトランジスタロの基
板端子は、ＮチャンネルＭＯＳトランジスタの基板電位
を供給する電源ライン４に接続し、ＮチャンネルＭＯＳ
トランジスタ６のソース端子は、半導体装置の低電位電
源ライン３に接続している。これにより、この半導体装
置は、各電源の電位を独立に設定できる構造となってい
る。
ャンネルＭＯＳトランジスタの基板電位を供給する電源
ライン１に接−続し、ＰチャンネルＭＯＳトランジスタ
５のソース端子は、半導体装置の高電位電源ライン２に
接続している。ＮチャンネルＭＯＳトランジスタロの基
板端子は、ＮチャンネルＭＯＳトランジスタの基板電位
を供給する電源ライン４に接続し、ＮチャンネルＭＯＳ
トランジスタ６のソース端子は、半導体装置の低電位電
源ライン３に接続している。これにより、この半導体装
置は、各電源の電位を独立に設定できる構造となってい
る。
第２図は、本発明の一実施例全体のブロック図である。
ｌＯは第１図にその一部を示した半導体装置、１１はオ
ペアンプ、１２はオペアンプ、１３は非動作時に半導体
装置１０の電気的回路状態を保存するためのバックアッ
プバッテリー １４は主電源端子、１５は主グランド端
子である。主電源端子１４．主グランド端子１５および
バックアップバッテリー１３の各端子と半導体装置ＩＯ
の各電源−ラインＶＳＰ、ＶＤＤ、ＧＮＤ、ＶＳＮとの
間には逆流防止用のダイオードが接続されている。
ペアンプ、１２はオペアンプ、１３は非動作時に半導体
装置１０の電気的回路状態を保存するためのバックアッ
プバッテリー １４は主電源端子、１５は主グランド端
子である。主電源端子１４．主グランド端子１５および
バックアップバッテリー１３の各端子と半導体装置ＩＯ
の各電源−ラインＶＳＰ、ＶＤＤ、ＧＮＤ、ＶＳＮとの
間には逆流防止用のダイオードが接続されている。
通常動作時には主電源端子１４と主グランド端子１５に
外部から電力を供給する。半導体装置ｌＯのＶＤＤ端子
には主電源端子１４からダイオードを通して電位が与え
られる。そのとき半導体装置１０のＶＳＰ端子にはオペ
アンプ１１をボルテージホロアとして使用してＶＤＤ端
子と同じ電位が与えられる。半導体装置１０のＧＮＤ端
子には主グランド端子１５からダイオードを通して電位
が与えられる。そのとき半導体装置１０のＶＳＮ端子に
はオペアンプ１２をボルテージホロアとして使用してＧ
ＮＤ端子と同じ電位が与えられる。
外部から電力を供給する。半導体装置ｌＯのＶＤＤ端子
には主電源端子１４からダイオードを通して電位が与え
られる。そのとき半導体装置１０のＶＳＰ端子にはオペ
アンプ１１をボルテージホロアとして使用してＶＤＤ端
子と同じ電位が与えられる。半導体装置１０のＧＮＤ端
子には主グランド端子１５からダイオードを通して電位
が与えられる。そのとき半導体装置１０のＶＳＮ端子に
はオペアンプ１２をボルテージホロアとして使用してＧ
ＮＤ端子と同じ電位が与えられる。
バッテリーバックアップ時には、主電源端子１４は解放
するかまたは主グランド端子１５と等電位になる。この
時は、バックアップバッテリー１３から半導体装置１０
の各電源端子に電位が供給される。バックアップバッテ
リー１３からは４種類の異なる電位が供給できるように
なっており、高い方から■ＳＰ端子、ＶＤＤ端子、ＧＮ
Ｄ端子、ＶＳＮ端子の順に高い電位から低い電位となる
様に設定されている。このバッテリーバックアップ時に
はＰチャンネルＭＯＳトランジスタの基板電位（ＶＳＰ
端子の電位）が高電位電源ライン（ＶＤＤ端子）の電位
より高くなるので、Ｐチャンネル間Ｏ８トランジスタの
閾値電圧は通常動作時より大きくなる。同様に、Ｎチャ
ンネルＭＯＳトランジスタの基板電位（ＶＳＮ端子）の
電位が低電位電源ライン（ＧＮＤ端子）の電位より低く
なるので、ＮチャンネルＭＯＳトランジスタの閾値電圧
は通常動作時より大きくなる。このため、半導体装置１
０の内部回路の耐ノイズ性が増し、電気的回路状態が良
好に保たれる。末だ、この時主にドレイン領域から半導
体基板に漏洩するリーク電流に依存すると考えられる消
費電流は高電位電源ＶＤＤの電位と閾値電圧との差の関
数となるため、閾値電圧を高くすることによって消費電
流も小さくすることができる。
するかまたは主グランド端子１５と等電位になる。この
時は、バックアップバッテリー１３から半導体装置１０
の各電源端子に電位が供給される。バックアップバッテ
リー１３からは４種類の異なる電位が供給できるように
なっており、高い方から■ＳＰ端子、ＶＤＤ端子、ＧＮ
Ｄ端子、ＶＳＮ端子の順に高い電位から低い電位となる
様に設定されている。このバッテリーバックアップ時に
はＰチャンネルＭＯＳトランジスタの基板電位（ＶＳＰ
端子の電位）が高電位電源ライン（ＶＤＤ端子）の電位
より高くなるので、Ｐチャンネル間Ｏ８トランジスタの
閾値電圧は通常動作時より大きくなる。同様に、Ｎチャ
ンネルＭＯＳトランジスタの基板電位（ＶＳＮ端子）の
電位が低電位電源ライン（ＧＮＤ端子）の電位より低く
なるので、ＮチャンネルＭＯＳトランジスタの閾値電圧
は通常動作時より大きくなる。このため、半導体装置１
０の内部回路の耐ノイズ性が増し、電気的回路状態が良
好に保たれる。末だ、この時主にドレイン領域から半導
体基板に漏洩するリーク電流に依存すると考えられる消
費電流は高電位電源ＶＤＤの電位と閾値電圧との差の関
数となるため、閾値電圧を高くすることによって消費電
流も小さくすることができる。
以上説明したように本発明は、Ｐチャンネル間Ｏ８トラ
ンジスタの基板電位、ＮチャンネルＭＯＳトランジスタ
の基板電位、ＶＤＤ電位及びＧＮＤ電位をそれぞれ独立
に供給できる構造を持ち、通常動作時には、Ｐチャンネ
ル間Ｏ８トランジスタの基板電位と高電位電源ＶＤＤラ
インの電位及びＮチャンネルＭＯＳトランジスタの基板
電位と低電位電源ラインの電位とを同一にし、電気的回
路状態を単に維持する非動作時には高い方から順にＰチ
ャンネル間Ｏ８トランジスタの基板電位、高電位電源Ｖ
ＤＤラインの電位、低電位電源ライン電位、Ｎチャンネ
ルＭＯＳトランジスタの基板電位となるように電位を供
給する構造を持つことにより、通常動作時には従来の半
導体装置と同じ電位関係を保ちながら、電気的回路状態
を単に保存する非動作時の場合には各電源ラインの電位
設定により各トランジスタの閾値電圧ＶＴを動作時より
高くすることにより外部ノイズによる誤動作を起こしに
＜＜シ、また状態保持に必要な電流値を小さくすること
ができる。
ンジスタの基板電位、ＮチャンネルＭＯＳトランジスタ
の基板電位、ＶＤＤ電位及びＧＮＤ電位をそれぞれ独立
に供給できる構造を持ち、通常動作時には、Ｐチャンネ
ル間Ｏ８トランジスタの基板電位と高電位電源ＶＤＤラ
インの電位及びＮチャンネルＭＯＳトランジスタの基板
電位と低電位電源ラインの電位とを同一にし、電気的回
路状態を単に維持する非動作時には高い方から順にＰチ
ャンネル間Ｏ８トランジスタの基板電位、高電位電源Ｖ
ＤＤラインの電位、低電位電源ライン電位、Ｎチャンネ
ルＭＯＳトランジスタの基板電位となるように電位を供
給する構造を持つことにより、通常動作時には従来の半
導体装置と同じ電位関係を保ちながら、電気的回路状態
を単に保存する非動作時の場合には各電源ラインの電位
設定により各トランジスタの閾値電圧ＶＴを動作時より
高くすることにより外部ノイズによる誤動作を起こしに
＜＜シ、また状態保持に必要な電流値を小さくすること
ができる。
第１図は本発明の一実施例の一部分をトランジスタレベ
ルで表わした等価回路図、第２図は本発明の一実施例の
全体を表わすブロック図、第３図は従来例の一部分をト
ランジスタレベルで表わした等価回路図である。 ｌ・・・・・・ＰチャンネルＭＯＳトランジスタの基板
電源ライン、２・・・・・・半導体装置の高電位電源ラ
イン、３・・・・・・半導体装置の低電位電源ライン、
４・・・・・・ＮチャンネルＭＯＳトランジスタの基板
電源ライン、５・・・・・・Ｐチャンネル間Ｏ８トラン
ジスタ、６・・・・・・ＮチャンネルＭＯＳトランジス
タ、１０・・・・・・半導体装置、１１．１２・・・・
・・オペアンプ、１３・・・・・・バックアップバッチ
’）−１４・・・・・・主電源端子、１５・・・・・・
主グランド端子。 代理人 弁理士 内 原 晋 ギ 図 ギ 圀
ルで表わした等価回路図、第２図は本発明の一実施例の
全体を表わすブロック図、第３図は従来例の一部分をト
ランジスタレベルで表わした等価回路図である。 ｌ・・・・・・ＰチャンネルＭＯＳトランジスタの基板
電源ライン、２・・・・・・半導体装置の高電位電源ラ
イン、３・・・・・・半導体装置の低電位電源ライン、
４・・・・・・ＮチャンネルＭＯＳトランジスタの基板
電源ライン、５・・・・・・Ｐチャンネル間Ｏ８トラン
ジスタ、６・・・・・・ＮチャンネルＭＯＳトランジス
タ、１０・・・・・・半導体装置、１１．１２・・・・
・・オペアンプ、１３・・・・・・バックアップバッチ
’）−１４・・・・・・主電源端子、１５・・・・・・
主グランド端子。 代理人 弁理士 内 原 晋 ギ 図 ギ 圀
Claims (1)
- ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタとを使用して半導体基板上に形成された論
理回路と、前記ＰチャンネルＭＯＳトランジスタの基板
電位と前記ＮチャンネルＭＯＳトランジスタの基板電位
と高電位電源（ＶＤＤ）の電位と低電位電源（ＧＮＤ）
の電位とをそれぞれ供給する手段と、通常動作時には、
前記ＰチャンネルＭＯＳトランジスタの基板電位と前記
高電位電源の電位とを等しくするとともに前記Ｎチャン
ネルＭＯＳトランジスタの基板電位と前記低電位電源の
電位とを等しくし、且つ前記論理回路の電気的回路状態
を保存する非動作時には前記ＰチャンネルＭＯＳトラン
ジスタの基板電位、前記高電位電源の電位、前記低電位
電源の電位、前記ＮチャンネルＭＯＳトランジスタの基
板電位の順に高い電位から低い電位となるようにする手
段とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248232A JPH04125960A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248232A JPH04125960A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125960A true JPH04125960A (ja) | 1992-04-27 |
Family
ID=17175133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248232A Pending JPH04125960A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125960A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914515A (en) * | 1994-07-08 | 1999-06-22 | Nippondenso Co., Ltd | Semiconductor device |
| JP2004508950A (ja) * | 2000-09-11 | 2004-03-25 | エービービー エービー | 空間で物体を動かすための３本以上のアームを伴うマニピュレータ |
| US6774440B1 (en) | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
-
1990
- 1990-09-18 JP JP2248232A patent/JPH04125960A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914515A (en) * | 1994-07-08 | 1999-06-22 | Nippondenso Co., Ltd | Semiconductor device |
| US6774440B1 (en) | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
| JP2004508950A (ja) * | 2000-09-11 | 2004-03-25 | エービービー エービー | 空間で物体を動かすための３本以上のアームを伴うマニピュレータ |
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