JPH0412693Y2 - - Google Patents
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- JPH0412693Y2 JPH0412693Y2 JP1984184573U JP18457384U JPH0412693Y2 JP H0412693 Y2 JPH0412693 Y2 JP H0412693Y2 JP 1984184573 U JP1984184573 U JP 1984184573U JP 18457384 U JP18457384 U JP 18457384U JP H0412693 Y2 JPH0412693 Y2 JP H0412693Y2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、インダクタを電気的に制御し得る
モノリシツク集積回路に関するものである。[Detailed Description of the Invention] [Industrial Field of Application] This invention relates to a monolithic integrated circuit capable of electrically controlling an inductor.
従来モノリシツク集積回路としては、GaAs
（ガリウム・ひ素）などの半絶縁性基板上に形成
されたインダクタを含むモノリシツク集積回路が
知られている。
Conventional monolithic integrated circuits include GaAs
Monolithic integrated circuits are known that include inductors formed on semi-insulating substrates such as (gallium arsenide).
第６図は従来のモノリシツク集積回路の構成を
示す斜視図である。第６図は、ストリツプ導体に
より形成したインダクタと抵抗体とを直列接続し
て、半絶縁性基板上に形成したモノリシツク集積
回路の構成例を示している。図において、１は
GaAsなどの半絶縁性基板、２はストリツプ導体
により形成したインダクタ、３は抵抗体ａ、４は
電極ａ、５は電極ｂ、６は電極ｃである。 FIG. 6 is a perspective view showing the structure of a conventional monolithic integrated circuit. FIG. 6 shows an example of the configuration of a monolithic integrated circuit formed on a semi-insulating substrate by connecting an inductor formed of a strip conductor and a resistor in series. In the figure, 1 is
A semi-insulating substrate such as GaAs, 2 an inductor formed of a strip conductor, 3 a resistor a, 4 an electrode a, 5 an electrode b, and 6 an electrode c.
第７図は、第６図のモノリシツク集積回路の等
価回路を示す図である。図において、Ｌはストリ
ツプ導体により形成したインダクタ２によるイン
ダクタンス、Ｒは抵抗体ａ３による抵抗である。
したがつて、上記第６図及び第７図に示すモノリ
シツク集積回路の例では、インダクタ２によるイ
ンダクタンスＬは固定化されており、変化させる
ことはできない。 FIG. 7 is a diagram showing an equivalent circuit of the monolithic integrated circuit of FIG. 6. In the figure, L is the inductance caused by the inductor 2 formed of a strip conductor, and R is the resistance caused by the resistor a3.
Therefore, in the example of the monolithic integrated circuit shown in FIGS. 6 and 7, the inductance L of the inductor 2 is fixed and cannot be changed.
上記のような従来のモノリシツク集積回路で
は、ストリツプ導体により形成したインダクタ２
は固定されているので、そのインダクタンスＬを
変化させることができないという問題点があつ
た。
In the conventional monolithic integrated circuit as described above, an inductor 2 formed by a strip conductor is used.
Since the inductance L is fixed, there is a problem that the inductance L cannot be changed.
この考案は、かかる問題点を解決するためにな
されたもので、ストリツプ導体により形成したイ
ンダクによるインダクタンスを電気的に制御でき
るモノリシツク集積回路を得ることを目的とす
る。 This invention was made to solve this problem, and the object is to obtain a monolithic integrated circuit that can electrically control the inductance of an inductor formed by a strip conductor.
この考案に係るモノリシツク集積回路は、
FET（電界効果トランジスタ）のゲート電極とソ
ース電極との間に抵抗体を設け、かつゲート電極
とドレイン電極との間にインダクタと半導体抵抗
を設けたものである。
The monolithic integrated circuit according to this invention is
A resistor is provided between the gate electrode and source electrode of an FET (field effect transistor), and an inductor and a semiconductor resistor are provided between the gate electrode and drain electrode.
この考案のモノリシツク集積回路においては、
FETのゲート電極とソース電極との間への印加
電圧、及びFETのゲート電極とドレイン電極と
の間に設けた半導体抵抗への印加電圧をそれぞれ
制御することにより、モノリシツク集積回路のイ
ンダクタンスを電気的に変化させるようにする。
In the monolithic integrated circuit of this invention,
By controlling the voltage applied between the gate electrode and source electrode of the FET and the voltage applied to the semiconductor resistor provided between the gate electrode and drain electrode of the FET, the inductance of the monolithic integrated circuit can be electrically controlled. Change it to .
第１図はこの考案の一実施例であるモノリシツ
ク集積回路の構成を示す斜視図である。図におい
て、１はGaAsなどの半絶縁性基板、２はストリ
ツプ導体により形成したインダクタ、７はFET、
８はFET７のソース電極、９はFET７のドレイ
ン電極、１０はFET７のゲート電極、１１は抵
抗体ｂ、１２は抵抗体ｂ１１に接続した電極、１
３は抵抗体ｃ、１４は抵抗体ｃ１３に接続した電
極、１５は並行平板コンデンサ、１６はエアブリ
ツジを形成する金属膜である。FET７のゲート
電極１０とストリツプ導体により形成したインダ
クタ２とは並行平板コンデンサ１５を介して接続
し、また、抵抗体ｂ１１に接続した電極１２とス
トリツプ導体により形成したインダクタ２とはエ
アブリツジを形成する金属膜１６を介して接続し
ている。
FIG. 1 is a perspective view showing the structure of a monolithic integrated circuit which is an embodiment of this invention. In the figure, 1 is a semi-insulating substrate such as GaAs, 2 is an inductor formed of a strip conductor, 7 is an FET,
8 is the source electrode of FET7, 9 is the drain electrode of FET7, 10 is the gate electrode of FET7, 11 is the resistor b, 12 is the electrode connected to the resistor b11, 1
3 is a resistor c, 14 is an electrode connected to the resistor c13, 15 is a parallel plate capacitor, and 16 is a metal film forming an air bridge. The gate electrode 10 of the FET 7 and the inductor 2 formed of a strip conductor are connected via a parallel plate capacitor 15, and the electrode 12 connected to the resistor b11 and the inductor 2 formed of the strip conductor are connected to a metal forming an air bridge. They are connected via a membrane 16.
第２図は、第１図のモノリシツク集積回路の等
価回路を示す図である。図において、Ｌはインダ
クタ２によるインダクタンス、Ｃは並行平板コン
デンサ１５によるキヤパシタンス、Rb，Rcは、
それぞれ抵抗体ｂ１１、抵抗体ｃ１３による抵抗
値を示している。また、FET７の端子に付した
記号ｄ，ｇ，ｓは、それぞれドレイン電極、ゲー
ト電極、ソース電極であることを意味し、記号ｅ
を付した端子は、抵抗体ｂ１１に対する直流バイ
アス供給用の電極１２を意味している。 FIG. 2 is a diagram showing an equivalent circuit of the monolithic integrated circuit of FIG. 1. In the figure, L is the inductance due to the inductor 2, C is the capacitance due to the parallel plate capacitor 15, and R b and R c are
The resistance values of the resistor b11 and the resistor c13 are shown, respectively. Also, the symbols d, g, and s attached to the terminals of FET7 mean drain electrode, gate electrode, and source electrode, respectively, and the symbol e
Terminals marked with are the electrodes 12 for supplying DC bias to the resistor b11.
さらに、第３図は、第２図の等価回路を示す図
である。図において、vgsはFET７のゲート電極
１０とソース電極８との間のマイクロ波電圧、
gnはFET７の相互コンダクタンスを示している。
並行平板コンデンサ１５のキヤパシタンスＣによ
るインピーダンスが十分に無視できる周波数に
おいて、各端子ｄ−ｓ間のインピーダンスZdsは、
次式のようになる。 Furthermore, FIG. 3 is a diagram showing an equivalent circuit of FIG. 2. In the figure, v gs is the microwave voltage between the gate electrode 10 and source electrode 8 of FET 7,
g n indicates the mutual conductance of FET7.
At a frequency where the impedance due to the capacitance C of the parallel plate capacitor 15 can be sufficiently ignored, the impedance Z ds between each terminal ds is:
It becomes as follows.
Zds＝j2π・（Ｋ・Ｌ） ＋Ｋ・（Rb＋Rc） ……(1) ただし、Ｋ＝１／１＋gnRcｄである。Z ds = j2π・(K・L) +K・(R b +R c )...(1) However, K=1/1+g n R c d.
第４図及び第５図は、それぞれ第１図のモノリ
シツク集積回路における各部の特性を示す図であ
る。第４図は、FET７のソース電極８とゲート
電極１０との間の直流電圧vgsに対する相互コン
ダクタンスgnを示す特性図であり、直流電圧vgs
に対して相互コンダクタンスgnが変化する。ま
た、第５図は、抵抗体ｂ１１の端子電圧（直流電
圧）vdeに対し流れる電流Idとの関係を示す特性
図であり、イオン注入などにより形成した半導体
抵抗では、電流−電圧特性は非直線性を示す。し
たがつて抵抗体ｂ１１に印加する電流電圧を変え
ることにより、抵抗値Rbを変えることができる。
このように、各直流電圧vgs，vdeを変化させるこ
とにより、FET７の相互コンダクタンスgn及び
抵抗値Rbをそれぞれ変化させ得るので、まず、
上記第(1)式の第１項におけるＫ・Ｌを調整し、次
に、第(1)式の第２項が調整前後で一定となるよう
に抵抗値Rbを設定することができる。 4 and 5 are diagrams showing the characteristics of each part in the monolithic integrated circuit of FIG. 1, respectively. FIG. 4 is a characteristic diagram showing the mutual conductance g n with respect to the DC voltage v gs between the source electrode 8 and gate electrode 10 of the FET 7.
The mutual conductance g n changes with respect to Moreover, FIG. 5 is a characteristic diagram showing the relationship between the terminal voltage (DC voltage) v de of the resistor b11 and the flowing current I d . In a semiconductor resistor formed by ion implantation, the current-voltage characteristic is Shows non-linearity. Therefore, the resistance value R b can be changed by changing the current voltage applied to the resistor b11.
In this way, by changing the DC voltages v gs and v de , the mutual conductance g n and resistance value R b of the FET 7 can be changed, so first,
It is possible to adjust K·L in the first term of equation (1) above, and then set the resistance value R b so that the second term of equation (1) remains constant before and after the adjustment.
以上述べたように、この考案のモノリシツク集
積回路では、FET７のソース電極８とゲート電
極１０との間の直流バイアス電圧、及び抵抗体ｂ
１１の端子間の直流バイアス電圧をそれぞれ変化
させることにより、FET７のドレイン電極９と
ソース電極８との間に生じるインダクタンスを変
化させることができる。 As described above, in the monolithic integrated circuit of this invention, the DC bias voltage between the source electrode 8 and the gate electrode 10 of the FET 7, and the resistor b
By changing the DC bias voltage between the terminals of FET 11, the inductance generated between drain electrode 9 and source electrode 8 of FET 7 can be changed.
なお、上記実施例では、並行平板コンデンサ１
５をFET７のゲート電極１０側に設けた場合に
ついて説明したが、この考案では、並行平板コン
デンサ１５をFET７のドレイン電極９側に設け
ても良く、また、ストリツプ導体により形成した
インダクタ２の代わりに角形スパイラルインダク
タを用いても良い。 In addition, in the above embodiment, the parallel plate capacitor 1
5 is provided on the gate electrode 10 side of the FET 7, but in this invention, the parallel plate capacitor 15 may be provided on the drain electrode 9 side of the FET 7, and instead of the inductor 2 formed of a strip conductor. A rectangular spiral inductor may also be used.
この考案は以上説明したとおり、モノリシツク
集積回路において、FETのゲート電極とソース
電極との間に抵抗体を設け、かつゲート電極とド
レイン電極との間にインダクタと半導体抵抗を設
けることによつて、FETのソース電極とゲート
電極との間の直流バイアス電圧、及び半導体抵抗
の端子間の直流バイアス電圧をそれぞれ変化させ
ることにより、FETのドレイン電極とソース電
極との間に生じるインダクタンスを変化させるこ
とができ、すなわち、モノリシツク集積回路のイ
ンダクタンスを電気的に制御できるという優れた
効果を奏するものである。
As explained above, this idea was developed by providing a resistor between the gate electrode and the source electrode of the FET, and an inductor and a semiconductor resistor between the gate electrode and the drain electrode in a monolithic integrated circuit. By changing the DC bias voltage between the source electrode and gate electrode of the FET and the DC bias voltage between the terminals of the semiconductor resistor, it is possible to change the inductance generated between the drain electrode and source electrode of the FET. In other words, the inductance of the monolithic integrated circuit can be electrically controlled, which is an excellent effect.
第１図はこの考案の一実施例であるモノリシツ
ク集積回路の構成を示す斜視図、第２図は、第１
図のモノリシツク集積回路の等価回路を示す図、
第３図は、第２図の等価回路を示す図、第４図及
び第５図は、それぞれ第１図のモノリシツク集積
回路における各部の特性を示す図、第６図は従来
のモノリシツク集積回路の構成を示す斜視図、第
７図は、第６図のモノリシツク集積回路の等価回
路を示す図である。
図において、１……半絶縁性基板、２……イン
ダクタ、３……抵抗体ａ、４，５，６……電極
ａ、電極ｂ、電極ｃ、７……FET、８……ソー
ス電極、９……ドレイン電極、１０……ゲート電
極、１１，１３……抵抗体ｂ、抵抗体ｃ、１２，
１４……電極、１５……並行平板コンデンサ、１
６……金属膜である。なお、各図中、同一符号は
同一、又は相当部分を示す。
FIG. 1 is a perspective view showing the configuration of a monolithic integrated circuit that is an embodiment of this invention, and FIG.
A diagram showing an equivalent circuit of the monolithic integrated circuit shown in FIG.
3 is a diagram showing the equivalent circuit of FIG. 2, FIGS. 4 and 5 are diagrams showing the characteristics of each part in the monolithic integrated circuit of FIG. 1, and FIG. 6 is a diagram of the conventional monolithic integrated circuit. FIG. 7, a perspective view showing the structure, is a diagram showing an equivalent circuit of the monolithic integrated circuit of FIG. 6. In the figure, 1... semi-insulating substrate, 2... inductor, 3... resistor a, 4, 5, 6... electrode a, electrode b, electrode c, 7... FET, 8... source electrode, 9...Drain electrode, 10...Gate electrode, 11, 13...Resistor b, resistor c, 12,
14... Electrode, 15... Parallel plate capacitor, 1
6...It is a metal film. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (1)
成したモノリシツク集積回路において、FETの
ゲート電極とソース電極との間に抵抗体を設け、
かつ前記ゲート電極とドレイン電極との間に、ス
トリツプ導体により形成したインダクタ、イオン
注入などにより形成した半導体抵抗、及びこの半
導体抵抗の両端に接続した電極を設けたことを特
徴とするモノリシツク集積回路。 In a monolithic integrated circuit in which an inductor is formed on a semi-insulating substrate such as GaAs, a resistor is provided between the gate electrode and source electrode of the FET.
A monolithic integrated circuit further comprising an inductor formed of a strip conductor, a semiconductor resistor formed by ion implantation, etc., and an electrode connected to both ends of the semiconductor resistor, between the gate electrode and the drain electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984184573U JPH0412693Y2 (en) | 1984-12-05 | 1984-12-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984184573U JPH0412693Y2 (en) | 1984-12-05 | 1984-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100154U JPS61100154U (en) | 1986-06-26 |
| JPH0412693Y2 true JPH0412693Y2 (en) | 1992-03-26 |
Family
ID=30742059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984184573U Expired JPH0412693Y2 (en) | 1984-12-05 | 1984-12-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0412693Y2 (en) |
-
1984
- 1984-12-05 JP JP1984184573U patent/JPH0412693Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61100154U (en) | 1986-06-26 |
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