JPH04127460A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH04127460A JPH04127460A JP2248256A JP24825690A JPH04127460A JP H04127460 A JPH04127460 A JP H04127460A JP 2248256 A JP2248256 A JP 2248256A JP 24825690 A JP24825690 A JP 24825690A JP H04127460 A JPH04127460 A JP H04127460A
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- JP
- Japan
- Prior art keywords
- solder
- substrate
- group
- pad electrode
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置に関し、特に外部接続用電極
としてリードピンを用いる多端子型混成集積回路の構造
に関する。
としてリードピンを用いる多端子型混成集積回路の構造
に関する。
従来、リードピンを有する混成集積回路の例は少ないが
、半導体素子のパッケージ方法の一つとして、多層の半
導体素子搭載基板の裏面全体にリードピンを配列したＰ
Ｇ Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ；ビン・グ
リッド・アレイ）が用いられている。また、このＰＧＡ
の応用例として、第３図に示される様なマルチチップ実
装を行なったＰＧＡが用いられる様になった。この第３
図は、セラミックスあるいはガラスエポキシ等の基材を
用いた多層ピングリッドアレイ基板１３上に半導体素子
６を複数個搭載したもので、半導体素子６はワイヤボン
ディング後にチップコート樹脂８による樹脂封止を行な
うか、金属キャップ等によるキャップシールを行なって
いる。このＰＧＡは、リードピンの配置を格子状にする
ことができるため、例えば３０畦四方の小型サイズの基
板であっても、２．５４＋ｎｍピッチで１００ピン以上
の多端子基板とすることができる。
、半導体素子のパッケージ方法の一つとして、多層の半
導体素子搭載基板の裏面全体にリードピンを配列したＰ
Ｇ Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ；ビン・グ
リッド・アレイ）が用いられている。また、このＰＧＡ
の応用例として、第３図に示される様なマルチチップ実
装を行なったＰＧＡが用いられる様になった。この第３
図は、セラミックスあるいはガラスエポキシ等の基材を
用いた多層ピングリッドアレイ基板１３上に半導体素子
６を複数個搭載したもので、半導体素子６はワイヤボン
ディング後にチップコート樹脂８による樹脂封止を行な
うか、金属キャップ等によるキャップシールを行なって
いる。このＰＧＡは、リードピンの配置を格子状にする
ことができるため、例えば３０畦四方の小型サイズの基
板であっても、２．５４＋ｎｍピッチで１００ピン以上
の多端子基板とすることができる。
このようなＰＧＡの特徴を活かして多数のり−ドピンを
配置したＰＧＡ基板と、電子部品を実装した多層基板と
をはんだにより結合し、ＰＧＡタイプの混成集積回路と
することが提案されている。その構造例は、第４図に示
される。この図の様に多層基板１の裏面に形成された第
１のパッド電極層群１１とＰＧＡ基板２の上に形成され
た第二のパッド電極層群１２とが各々はんだ３により接
合され、外部リードとなるリードピン４と電気的に接続
される。この場合、はんだ３はその表面張力によって高
さを有し、従って多層基板１とＰＧＡ基板２との間に隙
間が生じてくる。
配置したＰＧＡ基板と、電子部品を実装した多層基板と
をはんだにより結合し、ＰＧＡタイプの混成集積回路と
することが提案されている。その構造例は、第４図に示
される。この図の様に多層基板１の裏面に形成された第
１のパッド電極層群１１とＰＧＡ基板２の上に形成され
た第二のパッド電極層群１２とが各々はんだ３により接
合され、外部リードとなるリードピン４と電気的に接続
される。この場合、はんだ３はその表面張力によって高
さを有し、従って多層基板１とＰＧＡ基板２との間に隙
間が生じてくる。
このように従来のＰＧＡあるいは、マルチチップＰＧＡ
では、リードピンと半導体素子を含む電子部品を実装す
る基板とを合わせた製品固有の基板構造として開発する
ために、多額の開発コストがかかっていた。また、基板
そのものの汎用性が少なく、製品価格が高くなるために
民生機器への応用が少ないのが実情であった。
では、リードピンと半導体素子を含む電子部品を実装す
る基板とを合わせた製品固有の基板構造として開発する
ために、多額の開発コストがかかっていた。また、基板
そのものの汎用性が少なく、製品価格が高くなるために
民生機器への応用が少ないのが実情であった。
この問題を解決する方法として、多層基板上に電子部品
を実装し、リードピンを規則的に配列したピングリッド
アレー基板とをはんだにより接続する方法が提案されて
いる。この方法を用いた場合、電極ピッチが大きくはん
だ接続面積が大きい場合には問題とならないが、例えば
電極ピッチが１．２７ｎ＋ｍ程度まで小さくなると、は
んだ接続電極は一辺６００μｍとなり、モジュールの抜
き差し時に応力が集中して接続部の強度が不十分となる
。また、はんだ接続部が露出した状態となるために、は
んだ接続部の酸化、腐食等による劣化等長期的信頼性の
面からも問題点が多くなる。
を実装し、リードピンを規則的に配列したピングリッド
アレー基板とをはんだにより接続する方法が提案されて
いる。この方法を用いた場合、電極ピッチが大きくはん
だ接続面積が大きい場合には問題とならないが、例えば
電極ピッチが１．２７ｎ＋ｍ程度まで小さくなると、は
んだ接続電極は一辺６００μｍとなり、モジュールの抜
き差し時に応力が集中して接続部の強度が不十分となる
。また、はんだ接続部が露出した状態となるために、は
んだ接続部の酸化、腐食等による劣化等長期的信頼性の
面からも問題点が多くなる。
本発明の目的は、これらの欠点を解決し、はんだ接続部
に強度があり、接続不良もなく信頼性の高い混成集積回
路を提供することにある。
に強度があり、接続不良もなく信頼性の高い混成集積回
路を提供することにある。
本発明の構成は、−面上に電子部品あるいは半導体素子
を搭載し、他面に他への接続用の第１のパッド電極層群
を設けた第１の絶縁基板と、外部との接続用に規則的に
配列されたり−ドピン群を一面に設け、このリードピン
群の各々と電気的に接続された第２のパッド電極層群を
他面に設けた第２の絶縁基板とを備え、前記第１のパッ
ド電極層群の各パッドと前記第２のパッド電極層群の各
パッドとがはんだあるいは導電性樹脂により電気的に接
続された混成集積回路装置において、前記第１の絶縁基
板と前記第２の絶縁基板との間の全域あるいはその周縁
部に封止樹脂が充填されたことを特徴とする。
を搭載し、他面に他への接続用の第１のパッド電極層群
を設けた第１の絶縁基板と、外部との接続用に規則的に
配列されたり−ドピン群を一面に設け、このリードピン
群の各々と電気的に接続された第２のパッド電極層群を
他面に設けた第２の絶縁基板とを備え、前記第１のパッ
ド電極層群の各パッドと前記第２のパッド電極層群の各
パッドとがはんだあるいは導電性樹脂により電気的に接
続された混成集積回路装置において、前記第１の絶縁基
板と前記第２の絶縁基板との間の全域あるいはその周縁
部に封止樹脂が充填されたことを特徴とする。
次に本発明について、図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す概略断面図である。図
に示される様に、ガラスエポキシまたはセラミックス等
を基材とする多層基板１上に半導体素子６．チップ部品
９．ミニモールド部品１０等が実装される。この多層基
板１上への部品実装は、リードピンの付いていない状態
、で行なわれるために、通常の混成集積回路と同様の工
程により電子回路部の実装が行なわれる。リードピン４
は、あらかじめピングリッドアレー基板２へ規則的に配
置されており、各基板に形成されたパッド電極群がはん
だにより接続される。
に示される様に、ガラスエポキシまたはセラミックス等
を基材とする多層基板１上に半導体素子６．チップ部品
９．ミニモールド部品１０等が実装される。この多層基
板１上への部品実装は、リードピンの付いていない状態
、で行なわれるために、通常の混成集積回路と同様の工
程により電子回路部の実装が行なわれる。リードピン４
は、あらかじめピングリッドアレー基板２へ規則的に配
置されており、各基板に形成されたパッド電極群がはん
だにより接続される。
この混成集積回路は、このはんだ接続部のある二基板間
に樹脂を充填し、接続部を封止すると同時に、機械的に
補強する。補強用の樹脂としては、熱硬化型のシリコン
系樹脂あるいはエポキシ系樹脂あるいは常温硬化型のシ
リコーン系樹脂等が利用できる。はんだの接続強度は、
はんだの弓張り強度が常温で５ 、７５ ｋｇ／ ｌ１
１２であるとすると、−辺０．５ｍｍの一電極あたりの
引張り強度は約１．４ｋｇである。ピングリッドアレー
基板の場合、３０１１１１四方の基板には約１００の電
極が形成可能であり、基板全体としては１４０ ｋｇ以
上の強度が得られる。しかしながらモジュールの抜き差
し時等には偏った力が加わることによって−電極あたり
数ｋｇの力が加わることが予想される。
に樹脂を充填し、接続部を封止すると同時に、機械的に
補強する。補強用の樹脂としては、熱硬化型のシリコン
系樹脂あるいはエポキシ系樹脂あるいは常温硬化型のシ
リコーン系樹脂等が利用できる。はんだの接続強度は、
はんだの弓張り強度が常温で５ 、７５ ｋｇ／ ｌ１
１２であるとすると、−辺０．５ｍｍの一電極あたりの
引張り強度は約１．４ｋｇである。ピングリッドアレー
基板の場合、３０１１１１四方の基板には約１００の電
極が形成可能であり、基板全体としては１４０ ｋｇ以
上の強度が得られる。しかしながらモジュールの抜き差
し時等には偏った力が加わることによって−電極あたり
数ｋｇの力が加わることが予想される。
本実施例に示される様に、基板間に封止樹脂５を充填し
硬化させることによって、接続部が補強され、特に偏っ
た力が加わった場合に応力を分散させ、特定電極に力が
集中することが避けられるなめ接続部の信頼性は非常に
高いものとなる。
硬化させることによって、接続部が補強され、特に偏っ
た力が加わった場合に応力を分散させ、特定電極に力が
集中することが避けられるなめ接続部の信頼性は非常に
高いものとなる。
例えば、比較的引張り強度の弱いシリコン系の樹脂の場
合でも、樹脂の引張り強度は２０〜３０ｋｇ ／ ｃｍ
２であり、３０１四方の基板に充填した場合１８０〜
２７０ ｋｇ以上の強度を有する様になり、通常の製品
の取り扱いでは強度に関する問題は無くなる。
合でも、樹脂の引張り強度は２０〜３０ｋｇ ／ ｃｍ
２であり、３０１四方の基板に充填した場合１８０〜
２７０ ｋｇ以上の強度を有する様になり、通常の製品
の取り扱いでは強度に関する問題は無くなる。
第２図は本発明の第２の実施例を示す概略断面図である
。本実施例は、多層基板１とピングリッドアレー基板２
との間の周縁部のみに封止樹脂５ａを充填した構造を有
している。本実施例では、側基板間のはんだ接続部を完
全に封止することはできないが、機械的な補強という意
味では十分な効果が得られる。充填される樹脂は、対向
する二辺部分とする等、基板周縁の一部分であってもよ
い。
。本実施例は、多層基板１とピングリッドアレー基板２
との間の周縁部のみに封止樹脂５ａを充填した構造を有
している。本実施例では、側基板間のはんだ接続部を完
全に封止することはできないが、機械的な補強という意
味では十分な効果が得られる。充填される樹脂は、対向
する二辺部分とする等、基板周縁の一部分であってもよ
い。
以上説明したように本発明は、電子部品を実装した多層
基板と、リードピンを配置したピングリッドアレー基板
とをはんだ接続し、多層基板とビングリッドアレー基板
との間の全域あるいは一部に樹脂を充填することによっ
て、はんだ接続部を機械的に補強し、特にその取板い時
に生じる接続不良等を防ぐことができ、またその接続部
は樹脂により封止されるために、腐食、酸化を防止し長
期の信頼性を得られるという効果がある。
基板と、リードピンを配置したピングリッドアレー基板
とをはんだ接続し、多層基板とビングリッドアレー基板
との間の全域あるいは一部に樹脂を充填することによっ
て、はんだ接続部を機械的に補強し、特にその取板い時
に生じる接続不良等を防ぐことができ、またその接続部
は樹脂により封止されるために、腐食、酸化を防止し長
期の信頼性を得られるという効果がある。
第１図は本発明の一実施例の概要を示す概略断面図、第
２図は本発明の第２の実施例を示す概略断面図、第ｐ図
および第４図は従来例の混成集積回路を示す概略断面図
である。 １・・・多層基板、２・・・ビングリッドアレー基板、
３・・・はんだ、４・・・リードピン、５・・・封止樹
脂、６・・・半導体素子、７・・・ボンディングワイヤ
、８・・・チップコート樹脂、９・・・チップ部品、１
０・・・ミニモールド部品、１１・・・第１パッド電極
群、１２・・・第２パッド電極群、１３・・・多層ビン
グリッドアレー基板。
２図は本発明の第２の実施例を示す概略断面図、第ｐ図
および第４図は従来例の混成集積回路を示す概略断面図
である。 １・・・多層基板、２・・・ビングリッドアレー基板、
３・・・はんだ、４・・・リードピン、５・・・封止樹
脂、６・・・半導体素子、７・・・ボンディングワイヤ
、８・・・チップコート樹脂、９・・・チップ部品、１
０・・・ミニモールド部品、１１・・・第１パッド電極
群、１２・・・第２パッド電極群、１３・・・多層ビン
グリッドアレー基板。
Claims (1)
- 一面上に電子部品あるいは半導体素子を搭載し、他面
に他への接続用の第１のパッド電極層群を設けた第１の
絶縁基板と、外部との接続用に規則的に配列されたリー
ドピン群を一面に設け、このリードピン群の各々と電気
的に接続された第２のパッド電極層群を他面に設けた第
２の絶縁基板とを備え、前記第１のパッド電極層群の各
パッドと前記第２のパッド電極層群の各パッドとがはん
だあるいは導電性樹脂により電気的に接続された混成集
積回路装置において、前記第１の絶縁基板と前記第２の
絶縁基板との間の全域あるいはその周縁部に封止樹脂が
充填されたことを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248256A JPH04127460A (ja) | 1990-09-18 | 1990-09-18 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248256A JPH04127460A (ja) | 1990-09-18 | 1990-09-18 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127460A true JPH04127460A (ja) | 1992-04-28 |
Family
ID=17175459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248256A Pending JPH04127460A (ja) | 1990-09-18 | 1990-09-18 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8079600B2 (en) | 2005-08-30 | 2011-12-20 | Nok Corporation | Sealing structure |
| KR20160044011A (ko) * | 2013-08-16 | 2016-04-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 장비를 위한 밀봉 홈 방법 |
-
1990
- 1990-09-18 JP JP2248256A patent/JPH04127460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8079600B2 (en) | 2005-08-30 | 2011-12-20 | Nok Corporation | Sealing structure |
| KR20160044011A (ko) * | 2013-08-16 | 2016-04-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 장비를 위한 밀봉 홈 방법 |
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