JPH04127604A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH04127604A JPH04127604A JP2248231A JP24823190A JPH04127604A JP H04127604 A JPH04127604 A JP H04127604A JP 2248231 A JP2248231 A JP 2248231A JP 24823190 A JP24823190 A JP 24823190A JP H04127604 A JPH04127604 A JP H04127604A
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅回路の構成に関し、
動作を制御する方式に関する。
第３図に従来の制御信号入力を有する差動増幅回路の回
路図を示す。ｖＣＣは高電位が与えられる第一の電源端
子、ｖＳＳは低電位が与えられる第二の電源端子、ＩＯ
Ｉ並びにＩＯ２は各々差動入力端子、００１は出力端子
、ＮＯＩ、ＮＯ２゜ＮＯ３，ＮＯ４は各回路節点、工Ｓ
Ｏ１は一端が第一の電圧源端子ｖＣＣに、他端が回路節
点Ｎ０１に接続された定電流源、ＤＯＩは７ノードが回
路節点ＮＯＩに、カソードが第二の電圧源端子ＶＳＳに
接続されたダイオード、Ｄｌｌは７ノー特に回路 ドが第一の電圧源端子ＶＣＣに、カソードが節点ＮＯ３
に接続されたダイオード、ＭＮＯＩはドレインが回路節
点ＮＯＩに、ゲートが制御信号入力端子ＳＯ１に、ソー
スが第二の電圧源端子■ＳＳに接続されたＮチャンネル
ＭＯ８）ランシスタ、ＱＯＩはコレクタが回路節点ＮＯ
３に、ベースカ差動入力端子Ｉ０１に、エミッタが回路
節点Ｎ０２に接続されたＮＰＮバイポーラトランジスタ
、ＱＯ２はコレクタが回路節点ＮＯ４に、ベースカ差動
入力端子Ｉ０２に、エミッタが回路節点Ｎ０２に接続さ
れたＮＰＮバイポーラトランジスタ、ＱＯ３はコレクタ
が回路節点ＮＯ２に、ベースが回路節点ＮＯＩに、エミ
ッタが第二の電圧源端子ｖＳＳに接続されたＮＰＮバイ
ポーラトランジスタ、Ｑｌｌはコレクタが回路節点ＮＯ
４に、ベースが回路節点ＮＯ３に、エミッタが第一の電
圧源端子ｖＣＣに接続されたＰＮＰバイポーラトランジ
スタ、ＱＯ４はコレクタが第一の電圧源端子ＶＣＣに、
ベースが回路節点ＮＯ４に、エミッタが出力端子００１
に接続されたＮＰＮバイポーラトランジスタ、ＱＯ５は
コレクタが出力端子００１に、ベースが回路節点ＮＯＩ
に、エミッタが第二の電圧源端子ｖＳＳに接続されたＮ
ＰＮバイポーラトランジスタである。
路図を示す。ｖＣＣは高電位が与えられる第一の電源端
子、ｖＳＳは低電位が与えられる第二の電源端子、ＩＯ
Ｉ並びにＩＯ２は各々差動入力端子、００１は出力端子
、ＮＯＩ、ＮＯ２゜ＮＯ３，ＮＯ４は各回路節点、工Ｓ
Ｏ１は一端が第一の電圧源端子ｖＣＣに、他端が回路節
点Ｎ０１に接続された定電流源、ＤＯＩは７ノードが回
路節点ＮＯＩに、カソードが第二の電圧源端子ＶＳＳに
接続されたダイオード、Ｄｌｌは７ノー特に回路 ドが第一の電圧源端子ＶＣＣに、カソードが節点ＮＯ３
に接続されたダイオード、ＭＮＯＩはドレインが回路節
点ＮＯＩに、ゲートが制御信号入力端子ＳＯ１に、ソー
スが第二の電圧源端子■ＳＳに接続されたＮチャンネル
ＭＯ８）ランシスタ、ＱＯＩはコレクタが回路節点ＮＯ
３に、ベースカ差動入力端子Ｉ０１に、エミッタが回路
節点Ｎ０２に接続されたＮＰＮバイポーラトランジスタ
、ＱＯ２はコレクタが回路節点ＮＯ４に、ベースカ差動
入力端子Ｉ０２に、エミッタが回路節点Ｎ０２に接続さ
れたＮＰＮバイポーラトランジスタ、ＱＯ３はコレクタ
が回路節点ＮＯ２に、ベースが回路節点ＮＯＩに、エミ
ッタが第二の電圧源端子ｖＳＳに接続されたＮＰＮバイ
ポーラトランジスタ、Ｑｌｌはコレクタが回路節点ＮＯ
４に、ベースが回路節点ＮＯ３に、エミッタが第一の電
圧源端子ｖＣＣに接続されたＰＮＰバイポーラトランジ
スタ、ＱＯ４はコレクタが第一の電圧源端子ＶＣＣに、
ベースが回路節点ＮＯ４に、エミッタが出力端子００１
に接続されたＮＰＮバイポーラトランジスタ、ＱＯ５は
コレクタが出力端子００１に、ベースが回路節点ＮＯＩ
に、エミッタが第二の電圧源端子ｖＳＳに接続されたＮ
ＰＮバイポーラトランジスタである。
本従来例に於いてダイオードＤＯ１、ＮＰＮバイポーラ
トランジスタＱＯ３並びにＱＯ５はそれぞれ各ＮＰＮバ
イポーラトランジスタＱＯ３，Ｑ０５のコレクタに定電
流を出力するカレントミラー回路を構成している。また
夕゛イオードＤｌｌ、ＰＮＰバイポーラトランジスタＱ
ｌｌは差動増幅回路の能動負荷を構成するカレントミラ
ー回路を形成している。先ず、制御信号入力端子Ｓｏｌ
にロウレベルの制御信号が入力されている場合について
説明する。ＮチャンネルＭＯ８）ランシスタＭＮＯＩは
遮断状態となり、電流源ＩＳＯ１の供給する電流のほと
んどはダイオ−）”ＤＯＩを流れる。従ってダイオード
ＤＯＩとカレントミラー回路を構成するＮＰＮバイポー
ラトランジスタＱＯ３並びにＱＯ６のコレクタにも電流
がそれぞれ流れることとなり、エミッタフォロワ構成の
出力段を有する差動増幅回路として動作する。
トランジスタＱＯ３並びにＱＯ５はそれぞれ各ＮＰＮバ
イポーラトランジスタＱＯ３，Ｑ０５のコレクタに定電
流を出力するカレントミラー回路を構成している。また
夕゛イオードＤｌｌ、ＰＮＰバイポーラトランジスタＱ
ｌｌは差動増幅回路の能動負荷を構成するカレントミラ
ー回路を形成している。先ず、制御信号入力端子Ｓｏｌ
にロウレベルの制御信号が入力されている場合について
説明する。ＮチャンネルＭＯ８）ランシスタＭＮＯＩは
遮断状態となり、電流源ＩＳＯ１の供給する電流のほと
んどはダイオ−）”ＤＯＩを流れる。従ってダイオード
ＤＯＩとカレントミラー回路を構成するＮＰＮバイポー
ラトランジスタＱＯ３並びにＱＯ６のコレクタにも電流
がそれぞれ流れることとなり、エミッタフォロワ構成の
出力段を有する差動増幅回路として動作する。
次に制御信号入力端子ＳＤＩにハイレベルの信号が入力
されるとＮチャンネルＭＯＳトランジスタＭＮＯＩは導
通状態となり電流源ｌ５ＯＩの供給する電流はほとんど
ＮチャンネルＭＯＳトランジスタＭＮＯＩのドレイン電
流となるため、タイオードＤＯＩを流れる電流はなくな
り、従ってＮＰＮバイポーラトランジスタＱＯ３並びに
ＱＯ５のコレクタに流れる電流もなくなる。このときＮ
ＰＮバイポーラトランジスタＱＯ４には回路節点ＮＯ４
の寄生容量よりベース電流が供給されているためすぐに
は遮断状態とはならず、数１０μｓ〜数１００μｓの間
出力電流を供給した後遮断状態となる。
されるとＮチャンネルＭＯＳトランジスタＭＮＯＩは導
通状態となり電流源ｌ５ＯＩの供給する電流はほとんど
ＮチャンネルＭＯＳトランジスタＭＮＯＩのドレイン電
流となるため、タイオードＤＯＩを流れる電流はなくな
り、従ってＮＰＮバイポーラトランジスタＱＯ３並びに
ＱＯ５のコレクタに流れる電流もなくなる。このときＮ
ＰＮバイポーラトランジスタＱＯ４には回路節点ＮＯ４
の寄生容量よりベース電流が供給されているためすぐに
は遮断状態とはならず、数１０μｓ〜数１００μｓの間
出力電流を供給した後遮断状態となる。
以上説明したように、従来の差動増幅回路は能動状態か
ら非能動状態への遷移時間が長いという欠点を有する。
ら非能動状態への遷移時間が長いという欠点を有する。
本発明の差動増幅回路は能動負荷を有する差動入力段と
、エミッタフォロワ構成による出力段と、入力段並びに
出力段に動作の基本となる電流を各々供給する電流源と
、各々の電流源を遮断し得る制御回路とを有する差動増
幅回路において、出力段を構成するエミッタフォロワの
エミッタ電流を供給するトランジスタのベースに、電流
源を遮断し得る制御回路の動作と同期して、ベース電流
を遮断する回路を有する。
、エミッタフォロワ構成による出力段と、入力段並びに
出力段に動作の基本となる電流を各々供給する電流源と
、各々の電流源を遮断し得る制御回路とを有する差動増
幅回路において、出力段を構成するエミッタフォロワの
エミッタ電流を供給するトランジスタのベースに、電流
源を遮断し得る制御回路の動作と同期して、ベース電流
を遮断する回路を有する。
本発明の差動増幅回路によれば、出力段のエミッタフォ
ロワ回路のエミッタフォロワ出力トランジスタのベース
電流を遮断する回路はこのエミッタフォロワ出力トラン
ジスタのベース寄生容量から電荷を急速に取り除く作用
をするので、差動増幅回路の能動状態から非能動状態へ
の遷移時間を短くできる。
ロワ回路のエミッタフォロワ出力トランジスタのベース
電流を遮断する回路はこのエミッタフォロワ出力トラン
ジスタのベース寄生容量から電荷を急速に取り除く作用
をするので、差動増幅回路の能動状態から非能動状態へ
の遷移時間を短くできる。
次に、図面を参照して本発明をより詳細に説明する。
第１図に本発明の一実施例の回路図を示す。
ＶＣＣは高電位を与える第一の電圧源端子、ＶＳＳは低
電位を与える第二の電圧源端子、ＳＱＬは制御信号入力
端子、ＩＯＩ並びにＩＯ２は各々差動信号入力端子、０
０１は出力端子、ＮＯＩ、ＮＯ２゜Ｎｏ３．ＮＯ４，Ｎ
ｏ ５は各回路節点、工ＳＯＩは一端が第一の電圧源端
子ｖＣＣに、他端が回路節点ＮＯＩに接続された定電流
源、ＤＯＩはアノードが回路節点ＮＯＩに、カソードが
第二の電圧源端子ｖＳＳに接続されたダイオード、Ｄｌ
ｌはアノードが第一の電圧源端子ｖＣＣに、カソードが
回路節点ＮＯ３に接続されたダイオード、ＭＮＯＩはト
レインが回路節点Ｎｏｔに、ゲートが制御信号入力端子
ＳＱＬに、ソースが第二の電圧源端子■ＳＳに接続され
たＮチャンネルＭＯＳトランジスタ、ＱＯＩはコレクタ
が回路８点ＮＯ３に、ベースか差動入力端子Ｉ０１に、
エミッタが回路節点ＮＯ２に接続されたＮＰＮバイポー
ラトランジスタ、Ｑ０２はコレクタが回路節点ＮＯ４に
、ベースが差動入力端チエ０２に、エミッタが回路節点
ＮＯ２に接続されたＮＰＮバイポーラトランジスタ、Ｑ
Ｏ３はコレクタが回路節点ＮＯ２に、ベースか回路節点
ＮＯＩに、エミッタが第二の電圧源端子ｖＳＳに接続さ
れたＮＰＮバイポーラトランジスタ、Ｑｌｌはコレクタ
が回路節点Ｎ０４に、ベースが回路節点ＮＯ３に、エミ
ッタが第一の電圧源端子ｖＣＣに接続されたＰＮＰバイ
ポーラトランジスタ、ＱＯ４はコレクタが第一の電圧源
端子ｖＣＣに、ベースが回路節点ＮＯ４に、エミッタが
圧力端子００１に接続されたＮＰＮバイポーラトランジ
スタ、ＱＯ５はコレクタが出力端子００１に、ベースが
回路節点ＮＯＩに、エミッタが第二の電圧源端子■ＳＳ
に接続されたＮＰＮバイポーラトランジスタ、ＭＮＯ２
はドレインが回路節点ＮＯ４に、ゲートが制御信号入力
端子Ｓ０１に、ソースが第二の電圧源端子ｖＳＳに接続
されたＮチャンネルＭＯＳ）ランシスタである。
電位を与える第二の電圧源端子、ＳＱＬは制御信号入力
端子、ＩＯＩ並びにＩＯ２は各々差動信号入力端子、０
０１は出力端子、ＮＯＩ、ＮＯ２゜Ｎｏ３．ＮＯ４，Ｎ
ｏ ５は各回路節点、工ＳＯＩは一端が第一の電圧源端
子ｖＣＣに、他端が回路節点ＮＯＩに接続された定電流
源、ＤＯＩはアノードが回路節点ＮＯＩに、カソードが
第二の電圧源端子ｖＳＳに接続されたダイオード、Ｄｌ
ｌはアノードが第一の電圧源端子ｖＣＣに、カソードが
回路節点ＮＯ３に接続されたダイオード、ＭＮＯＩはト
レインが回路節点Ｎｏｔに、ゲートが制御信号入力端子
ＳＱＬに、ソースが第二の電圧源端子■ＳＳに接続され
たＮチャンネルＭＯＳトランジスタ、ＱＯＩはコレクタ
が回路８点ＮＯ３に、ベースか差動入力端子Ｉ０１に、
エミッタが回路節点ＮＯ２に接続されたＮＰＮバイポー
ラトランジスタ、Ｑ０２はコレクタが回路節点ＮＯ４に
、ベースが差動入力端チエ０２に、エミッタが回路節点
ＮＯ２に接続されたＮＰＮバイポーラトランジスタ、Ｑ
Ｏ３はコレクタが回路節点ＮＯ２に、ベースか回路節点
ＮＯＩに、エミッタが第二の電圧源端子ｖＳＳに接続さ
れたＮＰＮバイポーラトランジスタ、Ｑｌｌはコレクタ
が回路節点Ｎ０４に、ベースが回路節点ＮＯ３に、エミ
ッタが第一の電圧源端子ｖＣＣに接続されたＰＮＰバイ
ポーラトランジスタ、ＱＯ４はコレクタが第一の電圧源
端子ｖＣＣに、ベースが回路節点ＮＯ４に、エミッタが
圧力端子００１に接続されたＮＰＮバイポーラトランジ
スタ、ＱＯ５はコレクタが出力端子００１に、ベースが
回路節点ＮＯＩに、エミッタが第二の電圧源端子■ＳＳ
に接続されたＮＰＮバイポーラトランジスタ、ＭＮＯ２
はドレインが回路節点ＮＯ４に、ゲートが制御信号入力
端子Ｓ０１に、ソースが第二の電圧源端子ｖＳＳに接続
されたＮチャンネルＭＯＳ）ランシスタである。
ダイオードＤｏ ｌ、ＮＰＮバイポーラトランジスタＱ
Ｏ３並びにＱＯ５は従来例と同様にそれぞれカレントミ
ラー回路を構成している。またダイオードＤｌｌ、ＰＮ
ＰバイポーラトランジスタＱ１１は差動増幅段の能動負
荷を構成するカレントミラー回路となっている。
Ｏ３並びにＱＯ５は従来例と同様にそれぞれカレントミ
ラー回路を構成している。またダイオードＤｌｌ、ＰＮ
ＰバイポーラトランジスタＱ１１は差動増幅段の能動負
荷を構成するカレントミラー回路となっている。
次に本実施例の回路動作について説明する。先ず、制御
信号入力端子ＳＱＬにロウレベルの制御信号か入力され
ている場合について説明する。ＮチャンネルＭＯＳトラ
ンジスタＭＮＯＩ、並びにＭＮＯ２は遮断状態となり、
電流源王０１の供給する電流のほとんどはダイオードＤ
ＯＩを流れる、従ってダイオードＤＯ１とカレントミラ
ー回路を構成するＮＰＮバイポーラトランジスタＱＯ３
並びにＱＯ５にも電流が流れることとなる。またＮチャ
ンネルＭＯＳ）ランシスタＭＮＯ２が遮断状態であるこ
とがらＮＰＮバイポーラトランジスタＱＯ４のベース電
流をバイパスすることもなく、エミッタフォロワ構成の
出力段を有する差動増幅回路として動作する。
信号入力端子ＳＱＬにロウレベルの制御信号か入力され
ている場合について説明する。ＮチャンネルＭＯＳトラ
ンジスタＭＮＯＩ、並びにＭＮＯ２は遮断状態となり、
電流源王０１の供給する電流のほとんどはダイオードＤ
ＯＩを流れる、従ってダイオードＤＯ１とカレントミラ
ー回路を構成するＮＰＮバイポーラトランジスタＱＯ３
並びにＱＯ５にも電流が流れることとなる。またＮチャ
ンネルＭＯＳ）ランシスタＭＮＯ２が遮断状態であるこ
とがらＮＰＮバイポーラトランジスタＱＯ４のベース電
流をバイパスすることもなく、エミッタフォロワ構成の
出力段を有する差動増幅回路として動作する。
次に、制御信号入力端子ＳＯＩにハイレベルの信号が入
力されるとＮチャンネルＭＯＳ）ランシスタＭＮＯＩは
導通状態となＦ）電流源１０１の供給する電流はほとん
どＮチャンネルＭＯＳ）ランジスタＭＮＯＩのドレイン
電流となるためダイオ−Ｆ’ＤＯＩを流れる電流はなく
なり、従ってＮＰＮバイポーラトランジスタＱＯ３並び
にＱＯ５を流れる電流もなくなる。このときＮチャンネ
ルＭＯＳトランジスタＭＮＯ２も導通状態となり回路節
点ＮＯ４の寄生容量をすばやく放電して、ＮＰＮバイポ
ーラトランジスタＱＯ４のベース’１ｔｄｔを遮断する
。これにより、本実施例では差動増幅回路の能動状態か
ら非能動状態への遷移時間を短縮する。本実施例におい
ては回路節点ＮＯ４の電位はほとんど第二の電圧源■Ｓ
Ｓの電位まですばやく降下する。
力されるとＮチャンネルＭＯＳ）ランシスタＭＮＯＩは
導通状態となＦ）電流源１０１の供給する電流はほとん
どＮチャンネルＭＯＳ）ランジスタＭＮＯＩのドレイン
電流となるためダイオ−Ｆ’ＤＯＩを流れる電流はなく
なり、従ってＮＰＮバイポーラトランジスタＱＯ３並び
にＱＯ５を流れる電流もなくなる。このときＮチャンネ
ルＭＯＳトランジスタＭＮＯ２も導通状態となり回路節
点ＮＯ４の寄生容量をすばやく放電して、ＮＰＮバイポ
ーラトランジスタＱＯ４のベース’１ｔｄｔを遮断する
。これにより、本実施例では差動増幅回路の能動状態か
ら非能動状態への遷移時間を短縮する。本実施例におい
ては回路節点ＮＯ４の電位はほとんど第二の電圧源■Ｓ
Ｓの電位まですばやく降下する。
第２図に本発明の他の実施例の回路図を示す。
ｖＣＣは高電位が与えられる第一の電圧源端子、ｖＳＳ
は低電位が与えられる第二の電圧源端子、ＳＯＩは制御
信号入力端子、ＩＯＩ並びにＩＯ２は各々差動信号入力
端子、００１は圧力端子、Ｎ０１、ＮＯ２，ＮＯ３，Ｎ
Ｏ４，ＮＯ５は回路節点、ｌ５ＯＩは一端が第一の電圧
源端子ｖＣＣに、他端が回路節点ＮＯＩに接続された定
電流源、ＤＯｌは７ノードが回路節点ＮＯＩに、カソー
ドが第二の電圧源端子ＶＳＳに接続されたグイオート、
Ｄｌｌはアノードが第一の電圧源端子ＶＣＣに、カソー
ドが回路節点ＮＯ３に接続されたダイオード、ＭＮＯＩ
はドレインが回路節点ＮＯＩに、ゲートが制御信号入力
端子ＳＯＩに、ソースが第二の電圧源端子ｖＳＳに接続
されたＮチャンネルＭＯ８）ランシタ、ＱＯＩはコレク
タが回路節点ＮＯ３に、ベースが差動入力端子Ｉ０１に
、エミッタが回路節点ＮＯ２に接続されたＮＰＮバイポ
ーラトランジスタ、ＱＯ２はコレクタが回路節点ＮＯ４
に、ベースが差動入力端子１．０２に、エミッタが回路
節点ＮＯ２に接続されたＮＰＮバイポーラトランジスタ
、ＱＯ３はコレクタが回路節点Ｎ０２に、ベースが回路
節点ＮＯＩに、エミッタが第二の電圧源端子■ＳＳに接
続されたＮＰＮバイポーラトランジスタ、Ｑｌｌはコレ
クタが回路節点ＮＯ４に、ベースが回路節点ＮＯ３に、
エミッタが第一の電圧源端子ｖＣＣに接続されたＰＮＰ
バイポーラトランジスタ、Ｏ０４はコレクタが第一の電
圧源端子ＶＣＣに、ベースが回路節点ＮＯ４に、エミッ
タが出力端子００１に接続されたＮＰＮバイポーラトラ
ンジスタ、ＱＯ５はコレクタが出力端子００１に、ベー
スが回路節点ＮＯＩに、エミッタが第二の電圧源端子ｖ
ＳＳに接続されたＮＰＮバイポーラトランジスタ、ＭＮ
Ｏ２はドレインが回路節点ＮＯ５に、ゲートが制御信号
入力端子Ｓｏｌに、ソースが第二の電圧源端子ｖＳＳに
接続されたＮチャンネルＭ、Ｏ８）ランシスタ、ＭＰＯ
Ｌはドレインが出力端子００１にゲートが回路節点ＮＯ
５に、ソースが回路節点ＮＯ４に接続されたＰチャンネ
ルＭＯＳトランジスタ、ＲＯＩは一端が回路節点ＮＯ５
に、他端か第一の電圧源端子ＶＣＣに接続された抵抗で
ある。
は低電位が与えられる第二の電圧源端子、ＳＯＩは制御
信号入力端子、ＩＯＩ並びにＩＯ２は各々差動信号入力
端子、００１は圧力端子、Ｎ０１、ＮＯ２，ＮＯ３，Ｎ
Ｏ４，ＮＯ５は回路節点、ｌ５ＯＩは一端が第一の電圧
源端子ｖＣＣに、他端が回路節点ＮＯＩに接続された定
電流源、ＤＯｌは７ノードが回路節点ＮＯＩに、カソー
ドが第二の電圧源端子ＶＳＳに接続されたグイオート、
Ｄｌｌはアノードが第一の電圧源端子ＶＣＣに、カソー
ドが回路節点ＮＯ３に接続されたダイオード、ＭＮＯＩ
はドレインが回路節点ＮＯＩに、ゲートが制御信号入力
端子ＳＯＩに、ソースが第二の電圧源端子ｖＳＳに接続
されたＮチャンネルＭＯ８）ランシタ、ＱＯＩはコレク
タが回路節点ＮＯ３に、ベースが差動入力端子Ｉ０１に
、エミッタが回路節点ＮＯ２に接続されたＮＰＮバイポ
ーラトランジスタ、ＱＯ２はコレクタが回路節点ＮＯ４
に、ベースが差動入力端子１．０２に、エミッタが回路
節点ＮＯ２に接続されたＮＰＮバイポーラトランジスタ
、ＱＯ３はコレクタが回路節点Ｎ０２に、ベースが回路
節点ＮＯＩに、エミッタが第二の電圧源端子■ＳＳに接
続されたＮＰＮバイポーラトランジスタ、Ｑｌｌはコレ
クタが回路節点ＮＯ４に、ベースが回路節点ＮＯ３に、
エミッタが第一の電圧源端子ｖＣＣに接続されたＰＮＰ
バイポーラトランジスタ、Ｏ０４はコレクタが第一の電
圧源端子ＶＣＣに、ベースが回路節点ＮＯ４に、エミッ
タが出力端子００１に接続されたＮＰＮバイポーラトラ
ンジスタ、ＱＯ５はコレクタが出力端子００１に、ベー
スが回路節点ＮＯＩに、エミッタが第二の電圧源端子ｖ
ＳＳに接続されたＮＰＮバイポーラトランジスタ、ＭＮ
Ｏ２はドレインが回路節点ＮＯ５に、ゲートが制御信号
入力端子Ｓｏｌに、ソースが第二の電圧源端子ｖＳＳに
接続されたＮチャンネルＭ、Ｏ８）ランシスタ、ＭＰＯ
Ｌはドレインが出力端子００１にゲートが回路節点ＮＯ
５に、ソースが回路節点ＮＯ４に接続されたＰチャンネ
ルＭＯＳトランジスタ、ＲＯＩは一端が回路節点ＮＯ５
に、他端か第一の電圧源端子ＶＣＣに接続された抵抗で
ある。
次に本実施例の回路動作について説明する。先ず、制御
信号入力端子ＳＯ１にロウレベルの制御信号が入力され
ている場合について説明する。ＮチャンネルＭＯＳトラ
ンジスタＭＮＯＩ、並びにＭＮＯ２は遮断状態となり、
電流源■Ｏ１の供給する電流のほとんどはダイオードＤ
ＯＩを流れる、従って夕゛イオードＤＯＩとカレントミ
ラー回路を構成するＮＰＮバイポーラトランジスタＱＯ
３並びにＱＯ５にも電流が流れることとなる。またＮチ
ャンネルＭＯ８）ランジスタＭＮＯ２が遮断状態である
ことから抵抗Ｒｏｔを流れる電流は無く、回路節点ＮＯ
５は第一の電圧源端子ｖＣＣの電位と等しいためＰチャ
ンネルＭＯ８）ランジスタＭＰＯＩは遮断状態となって
ＮＰＮバイポーラトランジスタＱＯ４のベース電流をバ
イパスすることもなく、エミッタフォロワ構成の出力段
を有する差動増幅回路として動作する。
信号入力端子ＳＯ１にロウレベルの制御信号が入力され
ている場合について説明する。ＮチャンネルＭＯＳトラ
ンジスタＭＮＯＩ、並びにＭＮＯ２は遮断状態となり、
電流源■Ｏ１の供給する電流のほとんどはダイオードＤ
ＯＩを流れる、従って夕゛イオードＤＯＩとカレントミ
ラー回路を構成するＮＰＮバイポーラトランジスタＱＯ
３並びにＱＯ５にも電流が流れることとなる。またＮチ
ャンネルＭＯ８）ランジスタＭＮＯ２が遮断状態である
ことから抵抗Ｒｏｔを流れる電流は無く、回路節点ＮＯ
５は第一の電圧源端子ｖＣＣの電位と等しいためＰチャ
ンネルＭＯ８）ランジスタＭＰＯＩは遮断状態となって
ＮＰＮバイポーラトランジスタＱＯ４のベース電流をバ
イパスすることもなく、エミッタフォロワ構成の出力段
を有する差動増幅回路として動作する。
次に制御信号入力端子Ｓｏｌにハイレベルの信号が入力
されるとＮチャンネルＭＯ３）ランシスタＭＮＯＩは導
通状態となり電流源Ｉ０１の供給する電流はほとんどＮ
チャンネルＭＯ８）ランシスタＭＮＯＩのドレイン電流
となるためタイオードＤＯＩを流れる電流はなくなり、
従ってＮＰＮバイポーラトランジスタＱＯ３並びにＱＯ
５を流れる電流もなくなる。このときＮチャンネルＭＯ
ＳトランジスタＭＮＯ２も導通状態となり抵抗Ｒ０１を
介してドレイン電流を流すため回路節点ＮＯ５の電位は
ほとんど第二の電圧源ｖＳＳの電位まで降下する。従っ
てＰチャンネルＭＯＳトランジスタＭＰＯＩは導通状態
となりＮＰＮノ・イボーラトランシスタＱＯ４のベース
とエミッタを短絡する。これによりＮＰＮバイポーラト
ランジスタＱＯ４は遮断状態となる。これにより、本実
施例では差動増幅回路の能動状態から非能動状態への遷
移時間を短絡する。
されるとＮチャンネルＭＯ３）ランシスタＭＮＯＩは導
通状態となり電流源Ｉ０１の供給する電流はほとんどＮ
チャンネルＭＯ８）ランシスタＭＮＯＩのドレイン電流
となるためタイオードＤＯＩを流れる電流はなくなり、
従ってＮＰＮバイポーラトランジスタＱＯ３並びにＱＯ
５を流れる電流もなくなる。このときＮチャンネルＭＯ
ＳトランジスタＭＮＯ２も導通状態となり抵抗Ｒ０１を
介してドレイン電流を流すため回路節点ＮＯ５の電位は
ほとんど第二の電圧源ｖＳＳの電位まで降下する。従っ
てＰチャンネルＭＯＳトランジスタＭＰＯＩは導通状態
となりＮＰＮノ・イボーラトランシスタＱＯ４のベース
とエミッタを短絡する。これによりＮＰＮバイポーラト
ランジスタＱＯ４は遮断状態となる。これにより、本実
施例では差動増幅回路の能動状態から非能動状態への遷
移時間を短絡する。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の制御信号
入力端子付き差動増幅回路を示す回路図である。 ■ＣＣ・・・第一の電圧源端子、ｖＳＳ・・・・第二の
電圧源端子、Ｎｏ １．Ｎｏ ２．Ｎｏ ３．ＮＯ４゜
ＮＯ５・・・・・・回路節点、ＩＯＩ、ＩＯ２・・・・
・差動信号入力端子、ＳＱＬ・・・・・・制御信号入力
端子、００１・・・・・出力端子、ＤＯ１，ＤＩ １・
・・・・・ダイオード、ＭＮＯＩ、ＭＮＯ２・・・・・
・ＮチャンネルＭＯ３）うンシスタ、ＭＰＯ１・・・・
・ＰチャンネルＭＯＳトランジスタ、ＱＯＩ、ＱＯ２，
ＱＯ３，ＱＯ４，Ｑ０５・・・・・ＮＰＮバイポーラト
ランジスタ、Ｑｌｌ・ＰＮＰバイポーラトランジスタ。 代理人 弁理士 内 原 晋
明の他の実施例を示す回路図、第３図は従来の制御信号
入力端子付き差動増幅回路を示す回路図である。 ■ＣＣ・・・第一の電圧源端子、ｖＳＳ・・・・第二の
電圧源端子、Ｎｏ １．Ｎｏ ２．Ｎｏ ３．ＮＯ４゜
ＮＯ５・・・・・・回路節点、ＩＯＩ、ＩＯ２・・・・
・差動信号入力端子、ＳＱＬ・・・・・・制御信号入力
端子、００１・・・・・出力端子、ＤＯ１，ＤＩ １・
・・・・・ダイオード、ＭＮＯＩ、ＭＮＯ２・・・・・
・ＮチャンネルＭＯ３）うンシスタ、ＭＰＯ１・・・・
・ＰチャンネルＭＯＳトランジスタ、ＱＯＩ、ＱＯ２，
ＱＯ３，ＱＯ４，Ｑ０５・・・・・ＮＰＮバイポーラト
ランジスタ、Ｑｌｌ・ＰＮＰバイポーラトランジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、差動入力段と、該差動入力段の出力を駆動トランジ
スタのベースに受けるエミッタフォロワ構成による出力
段と、前記差動入力段並びに前記出力段に動作の基本と
なる電流を各々供給する電流源と、前記各々の電流源を
遮断し得る第１の制御回路と、前記第１の制御回路の前
記電流源遮断動作に同期して前記出力段の前記駆動トラ
ンジスタのベース電流を遮断する第２の制御回路とを有
することを特徴とする差動増幅回路。 ２、請求項１記載の第２の制御回路は前記出力段の前記
駆動トランジスタのベースを電源電位の最低電位に下げ
る構成であることを特徴とする差動増幅回路。 ３、請求項１記載の第２の制御回路は前記出力段の前記
駆動トランジスタのベースとエミッタとを同電位とする
構成であることを特徴とする差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248231A JP2697273B2 (ja) | 1990-09-18 | 1990-09-18 | 差動増幅回路 |
| US07/761,189 US5166638A (en) | 1990-09-18 | 1991-09-18 | Differential amplifier having output stage quickly brought into inactive condition by a control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248231A JP2697273B2 (ja) | 1990-09-18 | 1990-09-18 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127604A true JPH04127604A (ja) | 1992-04-28 |
| JP2697273B2 JP2697273B2 (ja) | 1998-01-14 |
Family
ID=17175118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248231A Expired - Fee Related JP2697273B2 (ja) | 1990-09-18 | 1990-09-18 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5166638A (ja) |
| JP (1) | JP2697273B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182693A (ja) * | 2006-12-28 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 全差動増幅装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517148A (en) * | 1994-10-31 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Low current differential level shifter |
| US6380804B1 (en) | 2000-06-08 | 2002-04-30 | Mitsubishi Electric & Electronics U.S.A. | Method and apparatus for switching stages of a multistage amplifier quickly between operational modes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143711U (ja) * | 1981-03-02 | 1982-09-09 | ||
| JPS63107211A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 信号処理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913409A (ja) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | 電力増幅回路 |
-
1990
- 1990-09-18 JP JP2248231A patent/JP2697273B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-18 US US07/761,189 patent/US5166638A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143711U (ja) * | 1981-03-02 | 1982-09-09 | ||
| JPS63107211A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 信号処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182693A (ja) * | 2006-12-28 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 全差動増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697273B2 (ja) | 1998-01-14 |
| US5166638A (en) | 1992-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |