JPH04129233A - 半導体ｈブリッジ回路 - Google Patents
半導体ｈブリッジ回路Info
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- JPH04129233A JPH04129233A JP2251253A JP25125390A JPH04129233A JP H04129233 A JPH04129233 A JP H04129233A JP 2251253 A JP2251253 A JP 2251253A JP 25125390 A JP25125390 A JP 25125390A JP H04129233 A JPH04129233 A JP H04129233A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- series
- semiconductor
- bridge circuit
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電動機等のインダクタンス負荷を駆動制御する８１９７
９回路に関し、特にリードフレーム上にマウント形成さ
れる半導体８７９７９回路に関し、前記課題を解消する
ためになされたもので、プリントと配線板装着時におけ
る実装面積を縮小化できると共に装着作業の簡略化がで
きるは８１９７９回路を提案することを目的とし、 個別の半導体チップで形成される導電形の異なる二つの
トランジスタを各々直列に接続すると共に、当該直列接
続した二つのトランジスタを一の電源と他の電源との間
に並列接続し、前記二つのトランジスタの直列接続にお
ける各接続中点相互間にインダクタンス負荷を接続し、
前記二つのトランジスタの各駆動状態に基づきインダク
タンス負荷に電流を供給する８１９７９回路において、
前記二つのトランジスタの各直列接続端間を共通のリー
ドフレームを介して各々直列接続するものである。
９回路に関し、特にリードフレーム上にマウント形成さ
れる半導体８７９７９回路に関し、前記課題を解消する
ためになされたもので、プリントと配線板装着時におけ
る実装面積を縮小化できると共に装着作業の簡略化がで
きるは８１９７９回路を提案することを目的とし、 個別の半導体チップで形成される導電形の異なる二つの
トランジスタを各々直列に接続すると共に、当該直列接
続した二つのトランジスタを一の電源と他の電源との間
に並列接続し、前記二つのトランジスタの直列接続にお
ける各接続中点相互間にインダクタンス負荷を接続し、
前記二つのトランジスタの各駆動状態に基づきインダク
タンス負荷に電流を供給する８１９７９回路において、
前記二つのトランジスタの各直列接続端間を共通のリー
ドフレームを介して各々直列接続するものである。
本発明は、電動機等のインダクタンス負荷を駆動制御す
る８１９７９回路に関し、特にリードフレーム上にマウ
ント形成される半導体８７９７９回路に関する。
る８１９７９回路に関し、特にリードフレーム上にマウ
ント形成される半導体８７９７９回路に関する。
近年、８１９７９回路は、モータドライブ等のインダク
タンス（Ｌ）負荷ドライブに使用され、ドライブ制御の
高精度化から特に重要なものとなってきている。
タンス（Ｌ）負荷ドライブに使用され、ドライブ制御の
高精度化から特に重要なものとなってきている。
この８１９７９回路は、ＮチャネルＭＯ８ＦＥＴ又はＮ
ＰＮトランジスタを４個組合せて構成し、またＰチャネ
ルＭＯ８ＦＥＴ、ＰＮＰトランジスタを２個とＮチャネ
ルＭＯ８ＦＥＴ。
ＰＮトランジスタを４個組合せて構成し、またＰチャネ
ルＭＯ８ＦＥＴ、ＰＮＰトランジスタを２個とＮチャネ
ルＭＯ８ＦＥＴ。
ＮＰＮ）ランジスタを２個と各々組合せて構成されるこ
とから、各素子相互間の接続配線が複雑化し、パッケー
ジが大型化することとなる。従って接続配線を簡略化す
ると共に、高密度実装が可能な半導体８７９７９回路が
要求される。
とから、各素子相互間の接続配線が複雑化し、パッケー
ジが大型化することとなる。従って接続配線を簡略化す
ると共に、高密度実装が可能な半導体８７９７９回路が
要求される。
従来、この種の８１９７９回路として第８図及び第９図
に示すものがあった。前記各図において従来の８１９７
９回路は、各々の素子として個別形成されたＰチャネル
ＦＥＴ Ｑ （又はＱ３、）とＮチャネルＦＥＴ
Ｑ （又はＱ４、）とを配線板３０上に直列にボン
ディング接続すると共に、この直接接続の接続中点相互
間にインダクタンス負荷りを接続する構成である。
に示すものがあった。前記各図において従来の８１９７
９回路は、各々の素子として個別形成されたＰチャネル
ＦＥＴ Ｑ （又はＱ３、）とＮチャネルＦＥＴ
Ｑ （又はＱ４、）とを配線板３０上に直列にボン
ディング接続すると共に、この直接接続の接続中点相互
間にインダクタンス負荷りを接続する構成である。
前記ＰチャネルＦＥＴＱＱ 及びＮチャ１１ゝ ３１
ネルＦＥＴ Ｑ 、Ｑ のゲートに入力される制
２１４制 御信号に基づいてインダクタンス負荷りの励磁方向を切
替え、また０Ｎ−ＯＦＦ制御を行なう。
２１４制 御信号に基づいてインダクタンス負荷りの励磁方向を切
替え、また０Ｎ−ＯＦＦ制御を行なう。
なお、前記ＰチャネルＦＥＴ Ｑ ＳＱ とＮチ
ャネルＦＥＴ Ｑ 、Ｑ との組合せ以外にＰＮ
Ｐ ）ランジスタとＮＰＮ ）ランジスタとの組合せ等
により８１９７９回路を構成していた。
ャネルＦＥＴ Ｑ 、Ｑ との組合せ以外にＰＮ
Ｐ ）ランジスタとＮＰＮ ）ランジスタとの組合せ等
により８１９７９回路を構成していた。
従来の８１９７９回路は以上にように構成されていたこ
とから、独立に形成された単体としてのＦＥＴやトラン
ジスタにおける端子相互間の接続関係及びリードフレー
ムが複雑なものとなり、またパッケージも大きなものと
なる課題を有していた。
とから、独立に形成された単体としてのＦＥＴやトラン
ジスタにおける端子相互間の接続関係及びリードフレー
ムが複雑なものとなり、またパッケージも大きなものと
なる課題を有していた。
本発明は前記課題を解消するためになされたもので、プ
リントと配線板装着時における実装面積を縮小化できる
と共に装着作業の簡略化ができるはＨブリッジ回路を提
案することを目的とする。
リントと配線板装着時における実装面積を縮小化できる
と共に装着作業の簡略化ができるはＨブリッジ回路を提
案することを目的とする。
第１図は本発明の原理説明図を示す。
同図において本発明に係る半導体Ｈブリッジ回路回路は
、個別の半導体チップで形成される導電形の異なる二つ
のトランジスタ（Ｑ、、Ｑ ）、（Ｑ３、Ｑ４）を各々
直列に接続すると共に、当該直列接続した二つのトラン
ジスタ（Ｑ 、Ｑ ）、、 （Ｑ ＳＱ ）
を一の電源（Ｖ ）と他の電源（Ｖ２）との間に並列
接続し、■ 前記二つのトランジスタ（Ｑ３、Ｑ４）、（Ｑ３、Ｑ４
）の直列接続における各接続中点相互間にインダクタン
ス負荷（Ｌ）を接続し、前記二つのトランジスタ（Ｑ
ＳＱ）、（Ｑ３、Ｑ４）の各駆動状態に基づきインダ
クタンス負荷（Ｌ）に電流を供給するＨブリッジ回路に
おいて、前記二つのトランジスタ（Ｑ３、Ｑ４）、（Ｑ
３、Ｑ４）の各直列接続端（Ｔ、Ｔ）、（Ｔ、Ｔ）間を
共通のリードフレーム（１０，２０）を介して各々直列
接続するものである。
、個別の半導体チップで形成される導電形の異なる二つ
のトランジスタ（Ｑ、、Ｑ ）、（Ｑ３、Ｑ４）を各々
直列に接続すると共に、当該直列接続した二つのトラン
ジスタ（Ｑ 、Ｑ ）、、 （Ｑ ＳＱ ）
を一の電源（Ｖ ）と他の電源（Ｖ２）との間に並列
接続し、■ 前記二つのトランジスタ（Ｑ３、Ｑ４）、（Ｑ３、Ｑ４
）の直列接続における各接続中点相互間にインダクタン
ス負荷（Ｌ）を接続し、前記二つのトランジスタ（Ｑ
ＳＱ）、（Ｑ３、Ｑ４）の各駆動状態に基づきインダ
クタンス負荷（Ｌ）に電流を供給するＨブリッジ回路に
おいて、前記二つのトランジスタ（Ｑ３、Ｑ４）、（Ｑ
３、Ｑ４）の各直列接続端（Ｔ、Ｔ）、（Ｔ、Ｔ）間を
共通のリードフレーム（１０，２０）を介して各々直列
接続するものである。
本発明においては個別の半導体チップで形成される導電
形の異なる二つのトランジスタの直列接続を共通のリー
ドフレームを介して接続することにより、二つのトラン
ジスタの共通する電位レベルにおける各端子を接続する
ことができることとなり、リードフレームを簡略化でき
る。また、共通のリードフレームで直接に二つのトラン
ジスタを直列接続することから、配線板への実装作業を
簡略化できる。
形の異なる二つのトランジスタの直列接続を共通のリー
ドフレームを介して接続することにより、二つのトラン
ジスタの共通する電位レベルにおける各端子を接続する
ことができることとなり、リードフレームを簡略化でき
る。また、共通のリードフレームで直接に二つのトラン
ジスタを直列接続することから、配線板への実装作業を
簡略化できる。
（ａ）本発明の一実施例
以下、本発明の一実施例を第２図ないし第４図及び第７
図に基づいて説明する。前記第２図は本実施例全体概略
構成図、第３図は本実施例部分拡大図、第４図は第２図
中のＡ−Ａ線拡大断面図を示す。
図に基づいて説明する。前記第２図は本実施例全体概略
構成図、第３図は本実施例部分拡大図、第４図は第２図
中のＡ−Ａ線拡大断面図を示す。
前記各図において本実施例に係る半導体Ｈブリッジ回路
は、ＰチャネルＭＯ８ＦＥＴ（以下、Ｐ−ＭＯＳ Ｆ
ＥＴ）Ｑ （又はＱ３）とＮチャネルＭＯＳ ＦＥ
Ｔ （以下、Ｎ−ＭＯＳＦＥＴ）Ｑ２ （又はＱ４）と
をモールド樹脂封止領域３０中に隣接して実装し、前記
Ｐ−ＭＯ８ＦＥＴ ＱｌとＮ−ＭＯＳ ＦＥＴ
Ｑ２との各ドレインをリードフレーム１０を介して接続
すると共に、前記Ｐ−ＭＯ８ＦＥＴ Ｑ３とＮ−ＭＯ
Ｓ ＦＥＴＱ４との各ドレインをリードフレーム２０
を介して接続し、各Ｐ−ＭＯ８゜Ｎ−ＭＯＳの各ＦＥＴ
Ｑ１〜Ｑ４の各ゲート、ソースをモールド樹脂封止領域
３０上の対応するり−ドフレーム１１〜１４．２１〜２
４にボンディングワイヤ１０１〜１０４．２０１〜２０
４により接続する構成である。
は、ＰチャネルＭＯ８ＦＥＴ（以下、Ｐ−ＭＯＳ Ｆ
ＥＴ）Ｑ （又はＱ３）とＮチャネルＭＯＳ ＦＥ
Ｔ （以下、Ｎ−ＭＯＳＦＥＴ）Ｑ２ （又はＱ４）と
をモールド樹脂封止領域３０中に隣接して実装し、前記
Ｐ−ＭＯ８ＦＥＴ ＱｌとＮ−ＭＯＳ ＦＥＴ
Ｑ２との各ドレインをリードフレーム１０を介して接続
すると共に、前記Ｐ−ＭＯ８ＦＥＴ Ｑ３とＮ−ＭＯ
Ｓ ＦＥＴＱ４との各ドレインをリードフレーム２０
を介して接続し、各Ｐ−ＭＯ８゜Ｎ−ＭＯＳの各ＦＥＴ
Ｑ１〜Ｑ４の各ゲート、ソースをモールド樹脂封止領域
３０上の対応するり−ドフレーム１１〜１４．２１〜２
４にボンディングワイヤ１０１〜１０４．２０１〜２０
４により接続する構成である。
次に、前記構成に基づ（本実施例回路の実装・結線動作
について説明する。
について説明する。
まず、前記Ｐ−ＭＯ３ＦＥＴ Ｑ、及びＮ−ＭＯＳ
ＦＥＴ Ｑ２をモールド樹脂封止領域３０中に形成
されるリードフレーム１０上に各サブストレーｈｓＵＢ
を接触させてマウントすると共に、前記Ｐ−ＭＯ８ＦＥ
Ｔ Ｑ３及びＮ−ＭＯＳ ＦＥＴ Ｑ４をＩＪ−
ドア１／−ム２０上に各サブストレートＳＵＢを接触さ
せてマウントする。前記マウントによりＰ−ＭＯＳ
ＦＥＴＱｌ及びＮ−ＭＯＳ ＦＥＴ Ｑ２の各ドレ
インＤ、Ｄ２はリードフレーム１０を介して接続される
こととなる。また、前記Ｐ−ＭＯ８ＦＥＴＱ３及びＮ−
ＭＯＳ ＦＥＴ Ｑ４の各ドレインＤ ＳＤ ４
はリードフレーム２０を介して接続される。
ＦＥＴ Ｑ２をモールド樹脂封止領域３０中に形成
されるリードフレーム１０上に各サブストレーｈｓＵＢ
を接触させてマウントすると共に、前記Ｐ−ＭＯ８ＦＥ
Ｔ Ｑ３及びＮ−ＭＯＳ ＦＥＴ Ｑ４をＩＪ−
ドア１／−ム２０上に各サブストレートＳＵＢを接触さ
せてマウントする。前記マウントによりＰ−ＭＯＳ
ＦＥＴＱｌ及びＮ−ＭＯＳ ＦＥＴ Ｑ２の各ドレ
インＤ、Ｄ２はリードフレーム１０を介して接続される
こととなる。また、前記Ｐ−ＭＯ８ＦＥＴＱ３及びＮ−
ＭＯＳ ＦＥＴ Ｑ４の各ドレインＤ ＳＤ ４
はリードフレーム２０を介して接続される。
また、前記各Ｐ−ＭＯ３，Ｎ−ＭＯ３ＦＥＴＱ１〜Ｑ４
は各ゲート０１〜Ｇ４及びソースｓ１〜Ｓ４を対応する
リードフレーム１１〜１４．２１〜２４にワイヤボンデ
ィング接続されることにより、実装を完了する。
は各ゲート０１〜Ｇ４及びソースｓ１〜Ｓ４を対応する
リードフレーム１１〜１４．２１〜２４にワイヤボンデ
ィング接続されることにより、実装を完了する。
さらに、前記実装された本実施例回路の動作は次の通り
である。
である。
前記第４図においてＰ−ＭＯＳ ＦＥＴ Ｑ。
はゲートＧ１に所定レベルの電圧が印加されると、ｎ−
ウェル中にｐ形のチャネル（斜線部分）の伝導層が形成
されることとなり、ソース電極Ｓ１及びアルミ配線層Ａ
７からＰ形波散層−チャネルＰ層−Ｐ＋層−サブストレ
ートＳＵＢを介してリードフレーム１０のドレインＤＩ
へ正孔が移動して電流が流れることとなる。
ウェル中にｐ形のチャネル（斜線部分）の伝導層が形成
されることとなり、ソース電極Ｓ１及びアルミ配線層Ａ
７からＰ形波散層−チャネルＰ層−Ｐ＋層−サブストレ
ートＳＵＢを介してリードフレーム１０のドレインＤＩ
へ正孔が移動して電流が流れることとなる。
同様にして前記Ｎ −Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２についてもゲートＧ２に所定の電圧が印加されるとド
レインＤ２からソース電極Ｓ２へチャネルを介して電子
が移動して電流が流れることとなる。
２についてもゲートＧ２に所定の電圧が印加されるとド
レインＤ２からソース電極Ｓ２へチャネルを介して電子
が移動して電流が流れることとなる。
前記Ｐ−ＭＯ８ＦＥＴ Ｑｌ及びＮ−ＭＯ８ＦＥＴＱ
２の共通ドレインがチップ下面側に形成されることから
、各チップをリードフレーム１０上に実装するだけで別
途ワイヤボンディング接続することなく各ドレインを接
続することができることとなる また、Ｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３及びＮ
−ＭＯＳ ＦＥＴ Ｑ４の接続においても、前記Ｐ
−ＭＯ８ＦＥＴ Ｑｌ及びＮ−ＭＯＳＦＥＴ Ｑ２の
接続と同様に各ドレインを接続できることとなる。
２の共通ドレインがチップ下面側に形成されることから
、各チップをリードフレーム１０上に実装するだけで別
途ワイヤボンディング接続することなく各ドレインを接
続することができることとなる また、Ｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３及びＮ
−ＭＯＳ ＦＥＴ Ｑ４の接続においても、前記Ｐ
−ＭＯ８ＦＥＴ Ｑｌ及びＮ−ＭＯＳＦＥＴ Ｑ２の
接続と同様に各ドレインを接続できることとなる。
（ｂ）本発明の他の実施例
第５図に本発明の他実施例全体概略構成図を示す。
同図において他の実施例回路はモールド樹脂封止領域３
０の表面側に形成されリードフレーム１０上にＰ −Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｌをマウントし、同じ表
面側のリードフレーム２０上にＰ−ＭＯＳＦＥＴ Ｑ３
をマウントすると共に、前記モールド樹脂封止領域３０
の裏面側のリードフレーム１０上にＮ −Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２をマウントし、同じ裏面側のリー
ドフレーム２０上にＮ−ＭＯ８ＦＥＴＱ４をマウントす
る構成である。
０の表面側に形成されリードフレーム１０上にＰ −Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｌをマウントし、同じ表
面側のリードフレーム２０上にＰ−ＭＯＳＦＥＴ Ｑ３
をマウントすると共に、前記モールド樹脂封止領域３０
の裏面側のリードフレーム１０上にＮ −Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２をマウントし、同じ裏面側のリー
ドフレーム２０上にＮ−ＭＯ８ＦＥＴＱ４をマウントす
る構成である。
このように、リードフレーム１０．２０の表面上にマウ
ントされたＰ−ＭＯＳ ＦＥＴＱ 及びＮ−ＭＯＳ
ＦＥＴ Ｑ ＳＰ−ＭＯＳｉ２ ＦＥＴ Ｑ 及びＮ−ＭＯＳ ＦＥＴ Ｑ４（
７）各ドレインＤ ｔ ”” Ｄ ４が共通のリードフ
レームを介して接続され、各ドレインＤ −Ｄ４とリ
ードフレーム１０．２０との間にワイヤボンディング接
続を行なうことなく接続することができることとなる。
ントされたＰ−ＭＯＳ ＦＥＴＱ 及びＮ−ＭＯＳ
ＦＥＴ Ｑ ＳＰ−ＭＯＳｉ２ ＦＥＴ Ｑ 及びＮ−ＭＯＳ ＦＥＴ Ｑ４（
７）各ドレインＤ ｔ ”” Ｄ ４が共通のリードフ
レームを介して接続され、各ドレインＤ −Ｄ４とリ
ードフレーム１０．２０との間にワイヤボンディング接
続を行なうことなく接続することができることとなる。
なお、Ｐ−ＭＯＳ、Ｎ−ＭＯＳの各ＦＥＴＱ１〜Ｑ の
各ゲートＧ −Ｇ 、ソースＳ１〜Ｓ４と対応する
リードフレーム１１〜１４．２１〜２４との間はワイヤ
ボンディングにより接続される。
各ゲートＧ −Ｇ 、ソースＳ１〜Ｓ４と対応する
リードフレーム１１〜１４．２１〜２４との間はワイヤ
ボンディングにより接続される。
前記のようにリードフレームの表裏面にＰ−ＭＯＳ、Ｎ
−ＭＯＳ（７）各ＦＥＴＱ１〜Ｑ４を実装することによ
り、配線が簡略化できると共に実装密度をさらに向上さ
せることができる。
−ＭＯＳ（７）各ＦＥＴＱ１〜Ｑ４を実装することによ
り、配線が簡略化できると共に実装密度をさらに向上さ
せることができる。
（ｃ）本発明のその他の実施例
第６図に本発明のその他の実施例全体概略構成図を示す
。
。
同図においてその他の実施例回路はモールド樹脂封止領
域３０の表裏面におけるリードフレーム１０．２０．３
０．４０上に８ケのＭＯＳＦＥＴをマウント実装する構
成である。この他の実施例回路の回路構成図を第７図に
示す。
域３０の表裏面におけるリードフレーム１０．２０．３
０．４０上に８ケのＭＯＳＦＥＴをマウント実装する構
成である。この他の実施例回路の回路構成図を第７図に
示す。
このように、多相モータＭの制御に用いられるＨブリッ
ジ回路の実装密度もさらに向上させることができること
となる。
ジ回路の実装密度もさらに向上させることができること
となる。
なお、前記各実施例においては共通するリードフレーム
を介してＰ−ＭＯＳ ＦＥＴとＮ−ＭＯＳ ＦＥＴ
とを接続する構成としたが、ＰＮＰ トランジスタとＮ
ＰＮ トランジスタとをリードフレームを介して接続し
てＨブリッジ回路を構成することもできる。また、ＰＮ
ＰトランジスタとＮ−ＭＯＳ ＦＥＴとをリードフレ
ームを介して接続してＨブリッジ回路を構成することが
できる。
を介してＰ−ＭＯＳ ＦＥＴとＮ−ＭＯＳ ＦＥＴ
とを接続する構成としたが、ＰＮＰ トランジスタとＮ
ＰＮ トランジスタとをリードフレームを介して接続し
てＨブリッジ回路を構成することもできる。また、ＰＮ
ＰトランジスタとＮ−ＭＯＳ ＦＥＴとをリードフレ
ームを介して接続してＨブリッジ回路を構成することが
できる。
以上説明したように、本発明においては個別の半導体チ
ップで形成される導電形の異なる二つのトランジスタの
直列接続を共通のリードフレームを介して接続すること
により、二つのトランジスタの共通する電位レベルにお
ける各端子を接続することができることとなり、リード
フレームを簡酪化できる。また、共通のリードフレーム
で直接に二つのトランジスタを直列接続することから、
配線板への実装作業を簡略化できるという効果を有する
。
ップで形成される導電形の異なる二つのトランジスタの
直列接続を共通のリードフレームを介して接続すること
により、二つのトランジスタの共通する電位レベルにお
ける各端子を接続することができることとなり、リード
フレームを簡酪化できる。また、共通のリードフレーム
で直接に二つのトランジスタを直列接続することから、
配線板への実装作業を簡略化できるという効果を有する
。
第１図は本発明の原理説明図、
第２図は本発明の一実施例全体概略構成図、第３図は第
２図記載実施例の部分拡大図、第４図は第２図記載実施
例のＡ−Ａ線部分拡大断面図、 第５図は本発明の他の実施例全体概略構成図、第６図は
本発明のその他の実施例全体概略構成図、 第７図は第６図記載実施例の回路構成図、第８図はＨブ
リッジ回路の構成図、 第９図は従来のＨブリッジ回路の概略構成図である。 Ｑ ％Ｑ３・・・Ｐ−ＭＯＳ ＦＥＴ （）ランジス
り） Ｑ２、Ｑ４・・Ｐ−ＭＯＳ ＦＥＴ （トランジス タ） Ｔ −Ｔ４・・・接続端 ３０・・・モールド樹脂封止領域 １０１〜１０４．２０１〜２０４ グワイヤ Ｌ・・・インダクタンス負荷 ・ホンデイン
２図記載実施例の部分拡大図、第４図は第２図記載実施
例のＡ−Ａ線部分拡大断面図、 第５図は本発明の他の実施例全体概略構成図、第６図は
本発明のその他の実施例全体概略構成図、 第７図は第６図記載実施例の回路構成図、第８図はＨブ
リッジ回路の構成図、 第９図は従来のＨブリッジ回路の概略構成図である。 Ｑ ％Ｑ３・・・Ｐ−ＭＯＳ ＦＥＴ （）ランジス
り） Ｑ２、Ｑ４・・Ｐ−ＭＯＳ ＦＥＴ （トランジス タ） Ｔ −Ｔ４・・・接続端 ３０・・・モールド樹脂封止領域 １０１〜１０４．２０１〜２０４ グワイヤ Ｌ・・・インダクタンス負荷 ・ホンデイン
Claims (1)
- 【特許請求の範囲】 １、個別の半導体チップで形成される導電 形の異なる二つのトランジスタ（Ｑ＿１、Ｑ＿２）、（
Ｑ＿３、Ｑ＿４）を各々直列に接続すると共に、当該直
列接続した二つのトランジスタ（Ｑ＿１、Ｑ＿２）、（
Ｑ＿３、Ｑ＿４）を一の電源（Ｖ＿１）と他の電源（Ｖ
＿２）との間に並列接続し、前記二つのトランジスタ（
Ｑ＿１、Ｑ＿２）、（Ｑ＿３、Ｑ＿４）の直列接続にお
ける各接続中点相互間にインダクタンス負荷（Ｌ）を接
続し、前記二つのトランジスタ（Ｑ＿１、Ｑ＿２）、（
Ｑ＿３、Ｑ＿４）の各駆動状態に基づきインダクタンス
負荷（Ｌ）に電流を供給するＨブリッジ回路において、 前記二つのトランジスタ（Ｑ＿１、Ｑ＿２）、（Ｑ＿３
、Ｑ＿４）の各直列接続端（Ｔ＿１、Ｔ＿２）、（Ｔ＿
２、Ｔ＿３）間を共通のリードフレーム（１０、２０）
を介して接続することを 特徴とする半導体Ｈブリッジ回路。 ２、前記請求項１記載の半導体Ｈブリッジ回路において
、 前記異なる導電形の二つのトランジスタ（Ｑ＿１、Ｑ＿
２）、（Ｑ＿３、Ｑ＿４）は共通するリードフレーム（
１０又は２０）の各表・裏面に設けられ、前記リードフ
レーム（１０又は２０）を介して各接続端（Ｔ＿１、Ｔ
＿２）、（Ｔ＿３、Ｔ＿４）を各々直列接続することを 特徴とする半導体Ｈブリッジ回路。 ３、前記請求項１又は２記載の半導体Ｈブリッジ回路に
おいて 前記導電形の異なる二つのトランジスタ（Ｑ＿１、Ｑ＿
２）、（Ｑ＿３、Ｑ＿４）はＰ形チャネルＦＥＴとＮ形
チャネルＦＥＴとを直列接続することを特徴とする半導
体Ｈブリッジ回路。 ４、前記請求項１又は２記載の半導体Ｈブリッジ回路に
おいて、 前記異なる導電形の二つのトランジスタ（Ｑ＿１、Ｑ＿
２）、（Ｑ＿３、Ｑ＿４）はＰＮＰ形トランジスタとＮ
ＰＮ形トランジスタとを直列接続することを特徴とする
半導体Ｈブリッジ回路。 ５、前記請求項１又は２記載の半導体Ｈブリッジ回路に
おいて、 前記異なる導電形の二つのトランジスタ（Ｑ＿１、Ｑ＿
２）、（Ｑ＿３、Ｑ＿４）はＰＮＰ形トランジスタとＮ
チャンネルＦＥＴとを直列接続することを特徴とする半
導体Ｈブリッジ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251253A JPH04129233A (ja) | 1990-09-19 | 1990-09-19 | 半導体ｈブリッジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251253A JPH04129233A (ja) | 1990-09-19 | 1990-09-19 | 半導体ｈブリッジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129233A true JPH04129233A (ja) | 1992-04-30 |
Family
ID=17220020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251253A Pending JPH04129233A (ja) | 1990-09-19 | 1990-09-19 | 半導体ｈブリッジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129233A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060255A (ja) * | 2005-11-07 | 2006-03-02 | Nec Electronics Corp | リードレスパッケージ型半導体装置 |
| JP2006066712A (ja) * | 2004-08-27 | 2006-03-09 | Sanyo Electric Co Ltd | フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置 |
| JP2007073581A (ja) * | 2005-09-05 | 2007-03-22 | Renesas Technology Corp | 半導体装置 |
| JP2009065201A (ja) * | 2008-11-20 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2011108946A (ja) * | 2009-11-19 | 2011-06-02 | Aisin Seiki Co Ltd | トランジスタの実装方法及び電子部品 |
-
1990
- 1990-09-19 JP JP2251253A patent/JPH04129233A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066712A (ja) * | 2004-08-27 | 2006-03-09 | Sanyo Electric Co Ltd | フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置 |
| JP2007073581A (ja) * | 2005-09-05 | 2007-03-22 | Renesas Technology Corp | 半導体装置 |
| JP2006060255A (ja) * | 2005-11-07 | 2006-03-02 | Nec Electronics Corp | リードレスパッケージ型半導体装置 |
| JP2009065201A (ja) * | 2008-11-20 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2011108946A (ja) * | 2009-11-19 | 2011-06-02 | Aisin Seiki Co Ltd | トランジスタの実装方法及び電子部品 |
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