JPH04130551A - キャッシュ制御方法 - Google Patents
キャッシュ制御方法Info
- Publication number
- JPH04130551A JPH04130551A JP2251273A JP25127390A JPH04130551A JP H04130551 A JPH04130551 A JP H04130551A JP 2251273 A JP2251273 A JP 2251273A JP 25127390 A JP25127390 A JP 25127390A JP H04130551 A JPH04130551 A JP H04130551A
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- JP
- Japan
- Prior art keywords
- memory
- data
- cache memory
- cache
- mpu
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ダイレクトメモリアクセスが可能なデータ処理装置のキ
ャッシュ制御方法に関し、 キャッシュメモリのヒツト率を高めて処理の高速化を図
ることを目的とし、 Ｉ／Ｏ装置からメモリへダイレクトメモリアクセスによ
りデータを転送する際に、設定によりそのデータをキャ
ッシュメモリにも転送できるように構成する。
ャッシュ制御方法に関し、 キャッシュメモリのヒツト率を高めて処理の高速化を図
ることを目的とし、 Ｉ／Ｏ装置からメモリへダイレクトメモリアクセスによ
りデータを転送する際に、設定によりそのデータをキャ
ッシュメモリにも転送できるように構成する。
［産業上の利用分野］
本発明は、ダイレクトメモリアクセスが可能なデータ処
理装置のキャッシュ制御方法に関する。
理装置のキャッシュ制御方法に関する。
［従来の技術］
近年、データ処理装置におけるＭＰＵ（マイクロプロセ
ッサユニット）の性能の向上は目覚ましいものがある。
ッサユニット）の性能の向上は目覚ましいものがある。
その反面、メモリに対するアクセス時間の短縮化には限
度がある。このため、メモリ内のデータのうち使用頻度
の高いデータをメモリとは別のキャッシュメモリ内に蓄
えておき、キャッシュメモリ内に存在するデータにアク
セスが来た時には、メモリをアクセスすることなく直接
キャッシュメモリにアクセスすることにより、処理の高
速化を図っている。
度がある。このため、メモリ内のデータのうち使用頻度
の高いデータをメモリとは別のキャッシュメモリ内に蓄
えておき、キャッシュメモリ内に存在するデータにアク
セスが来た時には、メモリをアクセスすることなく直接
キャッシュメモリにアクセスすることにより、処理の高
速化を図っている。
一方、ダイレクトメモリアクセス（以下、ＤＭＡと略す
。）は、データの転送をＭＰＵとは独立に、Ｉ／Ｏ装置
とメモリとの間で直接行なうことのできる入出力制御方
法である。
。）は、データの転送をＭＰＵとは独立に、Ｉ／Ｏ装置
とメモリとの間で直接行なうことのできる入出力制御方
法である。
［発明が解決しようとする課題］
従来のキャッシュ制御方法においては、キャッシュメモ
リ内に存在していないデータをＭＰＵがアクセスした場
合は、ミスヒツトとしてキャッシュメモリ内のデータは
無効になる。したがって、ＭＰＵが初めて使うプログラ
ムデータはキャッシュメモリには存在してないので、メ
モリからキャッシュメモリに転送する必要がある。メモ
リからキャッシュメモリへのデータの転送は、キャッシ
ュメモリからＭＰＵへの転送に比べて応答速度が遅く、
このためＭＰＵの処理性能が低下する問題点があった。
リ内に存在していないデータをＭＰＵがアクセスした場
合は、ミスヒツトとしてキャッシュメモリ内のデータは
無効になる。したがって、ＭＰＵが初めて使うプログラ
ムデータはキャッシュメモリには存在してないので、メ
モリからキャッシュメモリに転送する必要がある。メモ
リからキャッシュメモリへのデータの転送は、キャッシ
ュメモリからＭＰＵへの転送に比べて応答速度が遅く、
このためＭＰＵの処理性能が低下する問題点があった。
本発明は、このような従来の問題点を解決するものであ
り、ＭＰＵが初めてアクセスするデータでもＭＰＵが高
速にアクセスできるようにしたキャッシュ制御方法を提
供することを目的とする。
り、ＭＰＵが初めてアクセスするデータでもＭＰＵが高
速にアクセスできるようにしたキャッシュ制御方法を提
供することを目的とする。
［課題を解決するための手段］
本発明は、上記目的を達成するために、第１図の原理ブ
ロック図に示すように、Ｉ／Ｏ装置４からメモリ２ヘバ
ス５を通じてダイレクトメモリアクセスにより転送する
際に、設定によりそのデータをキャッシュメモリ３にも
転送可能に構成したものである。
ロック図に示すように、Ｉ／Ｏ装置４からメモリ２ヘバ
ス５を通じてダイレクトメモリアクセスにより転送する
際に、設定によりそのデータをキャッシュメモリ３にも
転送可能に構成したものである。
［作用コ
Ｉ／Ｏ装置４がＤＭＡを要求し、ＭＰＵＩがバス５の空
きを確認して許可すると、Ｉ／Ｏ装置４はバス５上のデ
ータをメモリ２へＤＭＡ転送するとともに、設定により
キャッシュメモリ３にも転送する。キャッシュメモリ３
への転送設定は、例えばソフトウェアによりイネーブル
ビットをセットし、これをＭＰＵ１が判断することによ
り行なわれる。このようにしてキャッシュメモリ３にも
メモリ２と同じデータが書き込まれると、キャッシュメ
モリ３のヒツト率が高くなり、ＭＰＵＩの処理性能が向
上する。
きを確認して許可すると、Ｉ／Ｏ装置４はバス５上のデ
ータをメモリ２へＤＭＡ転送するとともに、設定により
キャッシュメモリ３にも転送する。キャッシュメモリ３
への転送設定は、例えばソフトウェアによりイネーブル
ビットをセットし、これをＭＰＵ１が判断することによ
り行なわれる。このようにしてキャッシュメモリ３にも
メモリ２と同じデータが書き込まれると、キャッシュメ
モリ３のヒツト率が高くなり、ＭＰＵＩの処理性能が向
上する。
［実施例］
第２図は本発明の一実施例の構成を示している。第２図
において、１１はＭＰＵ、１２はメモリ、１３はＲＡＭ
であるキャッシュメモリ、１４は磁気ディスクやフロッ
ピーディスク等のＩ／Ｏ装置、１５はデータ線、１６は
キャッシュ制御部、１７はイネーブルビット、１８はＡ
ＮＤ回路である。
において、１１はＭＰＵ、１２はメモリ、１３はＲＡＭ
であるキャッシュメモリ、１４は磁気ディスクやフロッ
ピーディスク等のＩ／Ｏ装置、１５はデータ線、１６は
キャッシュ制御部、１７はイネーブルビット、１８はＡ
ＮＤ回路である。
次に上記実施例の動作について説明する。ＭＰＵ１ｌが
すぐに使うと思われる新しいプログラムデータをＤＭＡ
によりＩ／Ｏ装置１４からメモリへ転送する場合、その
プログラムデータにはイネーブルビット１７をセットし
ておく。Ｉ／Ｏ装置１４がＭＰＵ１ｌに対しＤＭＡを要
求し、ＭＰＵ１ｌがデータ線１５の空きを確認して許可
すると、図示されないＤＭＡコントローラがｌ／ＯＮ置
１４からのデータをデータ線１５を通じてメモリ１２へ
転送する。このとき、Ｉ／Ｏ装置１４からのＤＭＡ転送
転送信号上びリード／ライト信号すはキャッシュ制御部
１６にも送られ、さらにイネーブルビット１７もセット
されているので、これらの論理積をＡＮＤ回路１８が取
って、データ転送タイミング信号Ｃとともにキャッシュ
ライト信号ｄを生成し、メモリ１２に転送した同じプロ
グラムデータをキャッシュメモリ１３にも書き込む。こ
れによりＭＰＵＩＩは、初めてアクセスするプログラム
データであっても、キャッシュメモリ１３をヒツトする
ことができ、処理を高速に行なうことができる。
すぐに使うと思われる新しいプログラムデータをＤＭＡ
によりＩ／Ｏ装置１４からメモリへ転送する場合、その
プログラムデータにはイネーブルビット１７をセットし
ておく。Ｉ／Ｏ装置１４がＭＰＵ１ｌに対しＤＭＡを要
求し、ＭＰＵ１ｌがデータ線１５の空きを確認して許可
すると、図示されないＤＭＡコントローラがｌ／ＯＮ置
１４からのデータをデータ線１５を通じてメモリ１２へ
転送する。このとき、Ｉ／Ｏ装置１４からのＤＭＡ転送
転送信号上びリード／ライト信号すはキャッシュ制御部
１６にも送られ、さらにイネーブルビット１７もセット
されているので、これらの論理積をＡＮＤ回路１８が取
って、データ転送タイミング信号Ｃとともにキャッシュ
ライト信号ｄを生成し、メモリ１２に転送した同じプロ
グラムデータをキャッシュメモリ１３にも書き込む。こ
れによりＭＰＵＩＩは、初めてアクセスするプログラム
データであっても、キャッシュメモリ１３をヒツトする
ことができ、処理を高速に行なうことができる。
［発明の効果］
以上説明したように、本発明によれば、Ｉ／Ｏ装置から
メモリへＤＭＡによりデータを転送する際に、設定によ
りそのデータをキャッシュメモリにも転送できるように
したので、ＭＰＵが初めてアクセスするデータでもキャ
ッシュメモリをヒツトすることができ、キャッシュメモ
リからデータを高速に読み出してＭＰＵの処理性能を向
上させることができる。
メモリへＤＭＡによりデータを転送する際に、設定によ
りそのデータをキャッシュメモリにも転送できるように
したので、ＭＰＵが初めてアクセスするデータでもキャ
ッシュメモリをヒツトすることができ、キャッシュメモ
リからデータを高速に読み出してＭＰＵの処理性能を向
上させることができる。
【図面の簡単な説明】
第１図は本発明の詳細な説明する原理ブロック図、第２
図は本発明のキャッシュ制御方法の一実施例を示すブロ
ック図である。１１・・・ＭＰＵ、１２・・・メモリ、
１３・・・キャッシュメモリ、１４・・・Ｉ／Ｏ装置、
１５・・・データ線、１６・・・キャッシュ制御部、１
７・・・イネーブルビット、１８・・・ＡＮＤ回路、ａ
・・・ＤＭＡ転送信号、ｂ・・・リード／ライト信号、
Ｃ・・・データ転送タイミング信号、ｄ・・・キャッシ
ュライト信号。 発Ｂ月の黒理フ“ロック図 第１図 発明の実施例図 第２図
図は本発明のキャッシュ制御方法の一実施例を示すブロ
ック図である。１１・・・ＭＰＵ、１２・・・メモリ、
１３・・・キャッシュメモリ、１４・・・Ｉ／Ｏ装置、
１５・・・データ線、１６・・・キャッシュ制御部、１
７・・・イネーブルビット、１８・・・ＡＮＤ回路、ａ
・・・ＤＭＡ転送信号、ｂ・・・リード／ライト信号、
Ｃ・・・データ転送タイミング信号、ｄ・・・キャッシ
ュライト信号。 発Ｂ月の黒理フ“ロック図 第１図 発明の実施例図 第２図
Claims (1)
- ＭＰＵ（１）とメモリ（２）との間にバス（５）を介し
てキャッシュメモリ（３）を設けるとともに、メモリ（
２）とＩ／Ｏ装置（４）との間でダイレクトメモリアク
セスが可能なデータ処理装置において、Ｉ／Ｏ装置（４
）からメモリ（２）へバス（５）を通じてダイレクトメ
モリアクセスにより転送する際に、設定によりそのデー
タをキャッシュメモリ（３）にも転送可能にしたキャッ
シュ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251273A JPH04130551A (ja) | 1990-09-20 | 1990-09-20 | キャッシュ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251273A JPH04130551A (ja) | 1990-09-20 | 1990-09-20 | キャッシュ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130551A true JPH04130551A (ja) | 1992-05-01 |
Family
ID=17220344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251273A Pending JPH04130551A (ja) | 1990-09-20 | 1990-09-20 | キャッシュ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130551A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065850A (ja) * | 2004-07-28 | 2006-03-09 | Renesas Technology Corp | マイクロコンピュータ |
| JP2006236372A (ja) * | 1998-10-14 | 2006-09-07 | Hitachi Ltd | データキャッシュシステム |
| JP2008503003A (ja) * | 2004-06-30 | 2008-01-31 | インテル・コーポレーション | コヒーレント・マルチプロセッサ・プロトコルを有するシステムにおけるダイレクト・プロセッサ・キャッシュ・アクセス |
| JP2008503807A (ja) * | 2004-06-29 | 2008-02-07 | インテル・コーポレーション | コヒーレンシ・プロトコルを有するシステム内の１またはそれ以上のプロセッサに対応する１またはそれ以上のキャッシュへのクリーン・データのプッシング |
| JP2008541270A (ja) * | 2005-05-13 | 2008-11-20 | インテル・コーポレーション | Ｄｃａのためのｄｍａ再順序付け |
| JP2015185170A (ja) * | 2014-03-21 | 2015-10-22 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 低レイテンシレベルのキャッシュによってキャッシュインジェクションを遂行する方法とその方法を利用する装置及びシステム |
-
1990
- 1990-09-20 JP JP2251273A patent/JPH04130551A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236372A (ja) * | 1998-10-14 | 2006-09-07 | Hitachi Ltd | データキャッシュシステム |
| JP2008503807A (ja) * | 2004-06-29 | 2008-02-07 | インテル・コーポレーション | コヒーレンシ・プロトコルを有するシステム内の１またはそれ以上のプロセッサに対応する１またはそれ以上のキャッシュへのクリーン・データのプッシング |
| JP2008503003A (ja) * | 2004-06-30 | 2008-01-31 | インテル・コーポレーション | コヒーレント・マルチプロセッサ・プロトコルを有するシステムにおけるダイレクト・プロセッサ・キャッシュ・アクセス |
| JP2006065850A (ja) * | 2004-07-28 | 2006-03-09 | Renesas Technology Corp | マイクロコンピュータ |
| JP2008541270A (ja) * | 2005-05-13 | 2008-11-20 | インテル・コーポレーション | Ｄｃａのためのｄｍａ再順序付け |
| JP2015185170A (ja) * | 2014-03-21 | 2015-10-22 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 低レイテンシレベルのキャッシュによってキャッシュインジェクションを遂行する方法とその方法を利用する装置及びシステム |
| US10216640B2 (en) | 2014-03-21 | 2019-02-26 | Samsung Electronics Co., Ltd. | Opportunistic cache injection of data into lower latency levels of the cache hierarchy |
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