JPH04132431A - Ｒｅｓｙｎｃ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報記録装置や情報伝送装置において、再生
信号中に挿入されたＲＥＳＹＮＣと呼ばれる同期用コー
ドパターンを検出するＲＥＳＹＮＣ検出回路に関する。

［従来の技術］ 第１４図は、追記形あるいは書き換え形の光ディスクの
セクタフォーマットの一例を示す模式図である。

なお、ここでは光デイスクドライブ装置を例にとって説
明するが、光ディスクのみならず磁気ディスクや他の記
録媒体を用いたディスク、あるいはディスクのみならず
、テープ、カード等の情報再生装置、あるいは情報記録
装置のみならず、情報伝送装置の受信部等にも同様に適
用することが可能である。

ＲＥＳＹＮＣは、データの中に一定周期で１バイトずつ
、例えば２０バイトあるいは１５バイトのデータに対し
ＲＥＳＹＮＣを１バイトというように、複数個挿入され
ている。

また、（２，７）符号記録方式とすると、ＲＥＳＹＮＣ
パターンは、例えば“００１０００００００１００１０
０　”のように、（２、７）符号法則上では、データパ
ターン上に現われる可能性が少ない、したがって、誤検
出の可能性が少ないパターンが選ばれる。

また、第１５図は、上記第１４図におけるｒＤａｔａ、
ｃｅｎｔｒａｌ、　ＥＣＣ，ＣＲＣａｎｄ　ｒｅｓｙｎ
ｃ」ｔｙ）部分のさらに詳しいフォーマット例を示す模
式図である０図中、Ｓ　ＲカＳ　Ｙ　Ｎ　Ｃｔ　示Ｌ、
Ｒ５がＲＥＳＹＮＣを示している。

図示のように、通常はＳＹＮＣとそれに続くＲＥＳＹＮ
Ｃは、等間隔で挿入される。

ＲＥＳＹＮＣは、通常第１６図のようなパターンマツチ
ング回路によって検出される。

このパターンマツチング回路は、シフトレジスタ８１と
ゲート回路８２〜８４を有し、”　１０００００００１
００１”のパターンがシフトレジスタ８１に入力され終
わった時点で、ＡＮＤゲート回路８４の検出信号出力が
「ｌ」となる。

ＲＥＳＹＮＣパターンは、普通はデータパターンに現れ
ないようなパターンを選ぶが、再生信号の品質の劣化に
よってＲＥＳＹＮＣを誤検出することを防ぐため、所定
のウィンドウを設定し、そのウィンドウ内で検出された
ＲＥＳＹＮＣ検出信号のみを認知するようにすることが
多い。

第１７図は、そのＲＥＳＹＮＣ検出回路を示すブロック
図であり、第１８図は、同回路の働きを示すタイムチャ
ートである。

このＲＥＳＹＮＣ検出回路は、上記パターンマツチング
回路９１と、ＳＹＮＣ検出回路９２と。

ウィンドウ生成回路９３と、ＡＮＤゲート回路９４とを
有する・ ウィンドウ生成回路９３は、ＳＹＮＣ信号を基準として
クロックをカウントし、ＲＥＳＹＮＣ検出信号が発生す
ると推定される領域付近で開くようなウィンドウを生成
する回路である。

第１８図中の３番目のパルスは、ＲＥＳＹＮＣを誤検出
したものであるが、その誤検出パルスの出力をウィンド
ウによって防いでいる。したがって、このウィンドウは
、広すざても狭すざてもいけない。

以下、その詳細な理由を情報再生装置を例にして説明す
る。

第１９図は、−船釣な情報再生装置の構成を示すブロッ
ク図である。

この装置は、記録媒体ｉｔｔからの再生信号を検出する
検出器１１２と、この検出信号を２値化する２値化回路
１１３と、再生信号中のセクタマークを検出するセクタ
マーク検出器１１４と、このセクタマークによってリー
ドゲートを生成するリードゲート生成回路１１５と、後
述のデータシンクロナイザ回路１１６と、再生信号の復
号化回路１１７と、アドレスマークを検出するアドレス
マーク検出器１１８と、プリフォーマット部のリードク
ロックを生成する回路１１９と、ＲＥＳＹＮＣ検出回路
１２０と、データ部のリードクロックを生成する回路１
２１とを有する。

そして、このような回路では、ＰＬＬ回路により再生信
号に同期したクロックを生成して用いている。

このＰＬＬ回路は、データシンクロナイザ回路１１６の
中に設けられている。データシンクロナイザ回路１１６
は、同期化されたクロックと、そのクロックによって同
期化された同期データを出力する。

このような情報再生装置の出力は、第２０図に示すタイ
ムチャートのように、復号データと、それに同期するリ
ードクロックの形で出力される。

ここで、上記ＲＥＳＹＮＣ検出回路１２０に戻って説明
すると、この検出回路１２０により出力されるＲＥＳＹ
ＮＣは、上記情報再生装置において、再生信号の欠落や
信号品質低下などにより、ＰＬＬ回路で生成するクロッ
クの位相がずれたり、周期数がはずれたりした時に、デ
ータの位置を再確認するために利用される。

したがって、ＲＥＳＹＮＣの検出ウィンドウが狭すぎる
と、ＰＬＬのクロックが乱れた時に、ＲＥＳＹＮＣがウ
ィンドウからはみ出してしまい、それによってその位置
以降は読み取り不能となってしまう、また逆にウィンド
ウが広すぎると、データ上の誤りによって生じた偽ＲＥ
　Ｓ　Ｙ　Ｎ　Ｃパターンを誤って検出し、やはりそれ
以降、読み取りが不能となる。

［発明が解決しようとするｆｆ１ｉｉｌそこで、本発明
者は、以上のような条件を考慮し、適正なＲＥＳＹＮＣ
を出力を確保できるＲＥＳＹＮＣ検出回路を提案してい
る。

すなわち、このＲＥＳＹＮＣ検出回路は、前回のＳＹＮ
ＣまたはＲＥＳＹＮＣ検出パルス位置から推定される正
規ＲＥＳＹＮＣ位置推定パルス位置の前後にウィンドウ
を設け、そのウィンドウ内でＲＥＳＹＮＣを検出し、Ｒ
ＥＳＹＮＣが２個早上検出された場合には、１個のみを
認知して出力し、またＲＥＳＹＮＣが１個のみ検出され
た場合には、それをそのまま出力し、さらにＲＥＳＹＮ
Ｃが１個も検出されなかった場合には、前述正規ＲＥＳ
ＹＮＣ位置推定パルスをＲＥＳＹＮＣ検出パルスの代り
に出力させるようにして、必ずウィンドウ内で１個のＲ
ＥＳＹＮＣパルスを出力するものである。

しかしながら、例えば上述のような装置における再生信
号の品質は、経年変化、媒体品質ならびに再生環境等の
要因によって劣化するものであり、再生信号の品質劣化
が生じると、記録したはずのデータ信号が消えたり、他
のデータに化けたりして、様々の問題が生じる。

例えば、前述の（２、７）符号記録方式におけるＲＥＳ
ＹＮＣパターンは“００１０００００００１００１００
”を用いたとする。また、ＲＥＳＹＮＣの直前の１バイ
トのデータは“３３ｈｅｘ”であったとする。

そして、この時の記録される信号のパターンの例を第２
１図に示す。

ここに、再生信号品質劣化によって、エクストラパルス
が発生した場合、まずエクストラパルスの発生によって
再生されたビット列の中で、本来は“Ｏ”であるべきビ
ットが１″になってしまい、さらに、その場所が第２１
図に示した位置に発生したとすると、第２１図に示すよ
うに、真のＲＥＳＹＮＣパターンノ手前に偽（７）ＲＥ
ＳＹＮＣパターンが出現してしまう、すると、ＲＥＳＹ
ＮＣ検出パルスは２９発生することになる。そして、こ
の場合には２偏目の真のパルスを優先させたいところで
ある。

ところで、正規ＲＥＳＹＮＣ位置推定パルスは、前回の
ＳＹＮＣあるいはＲＥＳＹＮＣ位置を基準にクロックを
カウントして設定したパルスであり、前回のＲＥＳＹＮ
Ｃ検出パルスが正しければ途中でクロックの同期ずれが
起こらない限り、正しいＲＥＳＹＮＣ検出パルス位置を
示している。

そして、ＲＥＳＹＮＣ検出ウィンドウは、正規ＲＥＳＹ
ＮＣ位置推定パルスを中心にして設定され、このウィン
ドウを狭くしておけば、第２１図に示すように、偽のＲ
ＥＳＹＮＣは無視することができる。しかるにウィンド
ウを狭くすると先に述べたように、正しいＲＥＳＹＮＣ
をとり逃がしてしまうことが考えられる。さらに、ＲＥ
ＳＹＮＣパターンを検出できなかった場合でもＲＥＳＹ
ＮＣを検出することによって再生できるようにしようと
すると、ＲＥＳＹＮＣのウィンドウは、ＳＹＮＣのウィ
ンドウと同じ大きさが必要で、第２１図の例でいえば±
１６クロツクくらいの広さが必要である。ところが、ウ
ィンドウを±１６クロ７りの広さにすると、第２１図に
示すように、偽のＲＥＳＹＮ−Ｃパターンもとりこんで
しまって、一つのウィンドウ内に、本物のＲＥＳＹＮＣ
検出パルスを含む複数の検出パルスが発生してしまう。

本発明は、ウィンドウ内に複数の検出パルスが発生した
場合に、適正なＲＥＳＹＮＣを選択して出力することが
できるＲＥＳＹＮＣ検出回路を提供することを目的とす
る。

〔課題を解決する手段１ 本発明は、既存のＳＹＮＣまたはＲＥＳＹＮＣの検出パ
ルス位置から推定される正規ＲＥＳＹＮＣ位置推定パル
スを設定するとともに、この推定パルス位置の前後にウ
ィンドウを設け、そのウィンドウ内でＲＥＳＹＮＣが２
値化個以上検出された場合には、１個のみを認知して出
力し、またＲＥＳＹＮＣが１個のみ検出された場合には
、それをそのまま出力し、さらにＲＥＳＹＮＣが１個も
検出されなかった場合には、上記推定パルスなＲＥＳＹ
ＮＣの代りに出力するＲＥＳＹＮＣ検出回路であって、
ウィンドウ内で２個以上のＲＥＳＹＮＣが検出されて、
しかもそれらのうちのいずれかが上記位置推定パルスと
同じ位置にある場合には、そのパルスを優先して出力す
ることを特徴とする。

［作用］ 本発明では、ウィンドウ内で２個以上のＲＥＳＹＮＣが
検出されて、しかもそれらのうちのいずれかが正規ＲＥ
ＳＹＮＣ位置推定パルスと同じ位置にある場合、そのパ
ルスを優先して出力することにより、適正なＲＥＳＹＮ
Ｃを選択して出力することかできる。

［実施例］ 第１図は、本発明の一実施例を示すプロ、り図である。

このＲＥＳＹＮＣ検出回路は、ＲＥＳＹＮＣパターンマ
ツチング回路ｌと、ウィンドウ回路２と、デイレイ回路
３〜９と、パルス有無判定回路１１と、正常ＲＥＳＹＮ
Ｃパルス有無判定回路１２と、ＳＹＮＣ検出回路１３と
、セレクタ１４と、ＯＲゲート回路１５と、Ｄフリー２
プフロップ１６と、ＡＮＤゲート回路１７とを有する。

第２図は、第１図に示す各デイレイ回路の具体例を示す
回路図であり、第３図は、各デイレイ回路の他の具体例
を示す回路図である。

長いデイレイは第２図に示す回路を、短いデイレイは第
３図に示す回路を用いると効率的である。

また、第４図は、第１図中のウィンドウ回路の構成を示
す回路図であり、第５図は、ウィンドウ回路の動作を示
すタイムチャートである。

ウィンドウオーブン信号とウィンドウクローズ信号は、
ＲＥＳＹＮＣのウィンドウの開始時点と終了時点を示す
ためのパルス信号である。

上記ＲＥＳＹＮＣ検出回路のデイレイ回路９をデイレイ
回路８よりも１クロック長く設定するこトニヨって、正
規ＲＥｓＹＮｃ位置推定パルスに対して、前後が対称の
形となる。つまり、第５図で説明すると、正規ＲＥＳＹ
ＮＣ推定パルスに対して前半と後半のウィンドウの長さ
が等しくなっている。

第５図中、Ａは正規のＲＥＳＹＮＣパターン検出パルス
、Ｂは偽ＲＥＳＹＮＣによってウィンドウ内に生じた２
個めのパルスである。

そして、ウィンドウ回路２では、ウィンドウ内に位置す
るパルスＡ、パルスＢを認知して出力し、ウィンドウ外
に位置するパルスＣは無視して出力しない。

第６図は、ＲＥＳＹＮＣ検出回路に正常のＳＹＮＣ，Ｒ
ＥＳＹＮＣ信号が入力された場合の動作を示すタイムチ
ャートである。

ＲＥＳＹＮＣ検出回路では、まず再生信号からＳＹＮＣ
検出回路１３によってＳＹＮＣ検出信号をつくる０次に
複数のデイレイ回路３〜９の＠３によって、第１番目の
ＲＥＳＹＮＣ位置を推定し、正規ＲＥＳＹＮＣ位置推定
パルスを生成し、また、その前後に推定パルスを中心と
して対称となるウィンドウを設定すべく、ウィンドウオ
ープンとウィンドウクローズのパルスを生成する。

一方、ＲＥＳＹＮＣパターンマツチング回路ｌで生成さ
れたマツチング信号は、ウィンドウ回路２によって認知
され、デイレイ回路５によってデイレイされ、２個以上
のパルスが出力されないように１個化される。

第７図は、デイレイ回路５の例を示す回路図である。

このデイレイ回路５により、複数のＲＥＳＹＮＣ検出パ
ルスが入力された場合には、それらのうちの先頭のパル
スのみがデイレイされて出力される。

第８図は、パルス有無判定回路１１を示す回路図である
。

このパルス有無判定回路１１では、ウィンドウ内に１個
以上パルスが存在した時は“１″を、存在しなかった時
には“０”を出力する。

第９図は、正常ＲＥＳＹＮＣパルス有無判定回路１２を
示す回路図である。

この正常ＲＥＳＹＮＣパルス有無判定回路１２では、正
規ＲＥＳＹＮＣ位置推定パルスと同じ位置にマツチング
信号のパルスが存在するかどうかを判定している。存在
する場合は、それを正常ＲＥＳＹＮＣパルスとみなし、
“Ｌ”を出力する。

また、存在しなかった場合にはＨ″を出力する。

ＡＮＤゲート回路１７は、パルス有無判定信号と正常Ｒ
ＥＳＹＮＣパルス“無”信号とのアンドを求め、それを
セレクタ１４のセレクト信号として入力する。

これによりセレクタ１４は、ウィンドウ内に１個以上の
ＲＥＳＹＮＣが検出されてしかも、それらの検出された
位置が推定パルス位置と異なる場合のみ、デイレイ回路
５から出力される１個化されたＲＥＳＹＮＣ検出パルス
を選択する。

それに対し、ウィンドウ内にＲＥＳＹＮＣが検出されな
かった場合、あるいはＲＥＳＹＮＣが検出されてしかも
その中に推定パルス位置と一致するパルスが存在した場
合には、セレクタ１４は、デイレイ回路８による正規Ｒ
ＥＳＹＮＣ位置推定パルスを選択する。

但し、パルス有無の判定が完了するのは、ウィンドウよ
りも後ろでなければならないので、その前にセレクタ１
４に正規ＲＥＳＹＮＣ位置推定パルスが入力しないよう
に、セレクタ１４の入り口に、ウィンドウ後半の長さ以
上の長さを持つデイレイ回路４を設けなくてはならない
、また、ＲＥＳＹＮＣパルスもそれに合わせて、デイレ
イ回路４と同じ長さのデイレイ回路５を設ける。

これによって最終的なＲＥＳＹＮＣ信号は、常時一定時
開運れて出力されるわであるが、これは第１１図に示す
復号器１１７の出力を、同じ長さだけ遅延させることに
よって解決することができる。つまり、復号器１１７の
前または後ろに。

デイレイ回路４と等しい長さのデイレイ回路を設ければ
よい、なお、デイレイ回路５とデイレイ回路４とを等し
くするといっても、本実施例のようにウィンドウ回路２
として第４図に示す構成を用いる場合には、ウィンドウ
回路２の出力が入力に対して１クロツクのデイレイが既
にあるので、デイレイ回路５の長さは、デイレイ回路４
よりもｌクロック短くするのが正しい、このようにデイ
レイの長さは、実施回路によって少しづつ異なるわけで
あるが、本発明の本質にはかかわりない。

次に、セレクタ信号は、ＯＲゲート回路１５によってＳ
ＹＮＣ信号と合わせて１つの信号となって出力される。

また、そのＲＥＳＹＮＣのパルスは、デイレイ回路６に
再入力され、そのＲＥＳＹＮＣのパルスが、次のＲＥＳ
ＹＮＣパルスの基準時点となり、次のＲＥＳＹＮＣ位置
を推定する。

以上の動作はリードゲート信号が、ノンアクティブにな
るまで連続する。

以上の動作によって前回のＳＹＮＣまたはＲＥＳＹＮＣ
検出パルス位置から推定される正規ＲＥＳＹＮＣ位置推
定パルスを設定し、またその推定ノ°ルス位置の前後に
等しい長さのウィンドウを設け、そのウィンドウ内でＲ
ＥＳＹＮＣが１個以下出力されるようにし、ＲＥＳＹＮ
Ｃが検出されなかった時には、正規ＲＥＳＹＮＣ位置推
定パルスがＲＥＳＹＮＣ検出パルスの代りに出力される
ようになる。

第１Ｏ図は、ＲＥＳＹＮＣ検出回路のＲＥＳＹＮＣ消失
信号入力時の動作を示すタイムチャートである。

再生信号品質劣化により、ＲＥＳＹＮＣパターンが消失
すると、第１０図に示すように、マツチング信号のパル
スが消えてしまう、この図では、ＳＹＮＣは正しく検出
され、最初のＲＥＳＹＮＣも正しく検出されたが、２回
目のＲＥＳＹＮＣが消失した場合を示している。この場
合でも、セレクタ１４が、正規ＲＥＳＹＮＣ位置推定パ
ルスを選択することにより、正しいＲＥＳＹＮＣ信号が
出力され、データは正しく再生することができる。また
、次回のＲＥＳＹＮＣ検出ウィンドウも正しい位置に設
定される。

第１１図は、偽ＲＥＳＹＮＣパターンが発生した場合の
動作を示すタイムチャートである。

この図は、ＳＹＮＣは正しく検出され、第１のＲＥＳＹ
ＮＣも正しく検出されたが、再生信号に異常が生じて第
２のＲＥＳＹＮＣ検出ウィンドウ内に、偽のＲＥＳＹＮ
Ｃパターンが出現してしまった場合に、それにもかかわ
らず第３のＲＥＳＹＮＣには異常が無かった場合を示す
。

この場合には、第２のＲＥＳＹＮＣ部分に偽ＲＥＳＹＮ
Ｃパターンが出現したことによって、出力のＲＥＳＹＮ
Ｃ信号は、正しい位置よりも手前で誤りのパルスを出力
して、さらに第３ＲＥＳＹＮＣ検出用のウィンドウ位置
は誤って前にずれてしまっているが、第３ＲＥＳＹＮＣ
が正しく検出されることによって第３ＲＥＳＹＮＣ検出
信号も正しく出力され、さらに第４ＲＥＳＹＮＣ検出用
のウィンドウも正しく設定されている。

情報再生装置においては、第１１図に示すような事態が
発生すると、第２ＲＥＳＹＮＣの部分つまり１ｇ３のデ
ータブロックの２０バイトないしは１５バイトは再生不
能となるが、次のブロック以降は正しく再生ができるの
で、エラー訂正コードの働きにより、そのセクターは正
しく再生することができる。

第１２図は、偽ＲＥＳＹＮＣパターンが発生した場合の
動作を示すタイムチャートである。

この図は、ＲＥＳＹＮＣパターン部分に大きな異常信号
が発生して、ＲＥＳＹＮＣパターンを正しくない位置で
誤検出したが、ＲＥＳＹＮＣは正しく検出された場合を
示している。

図示のように、偽ＲＥＳＹＮＣを正しい位置より手前で
誤検出したとしても、そのずれ量が、ＲＥＳＹＮＣのウ
ィンドウの広さ以内であれば、第１のＲＥＳＹＮＣ検出
ウィンドウはずれるものの、ＲＥＳＹＮＣは正しく検出
される。また、第２のＲＥＳＹＮＣ以陣のＲＥＳＹＮＣ
検出ウィンドウも正しく設定される。この第１２図に示
すような事態が発生すると、情報再生装置においては、
第１のデータブロックの２０バイトないしは１５バイト
は再生できなくなるが、第２のブロック以降は正しく再
生できるので、エラー訂正コードの働きにより、そのセ
クターは正しく再生することができる。

さらに、ＲＥＳＹＮＣ検出ウィンドウの長さをＳＹＮＣ
検出ウインドウの長さと等しくしておけば、ＳＹＮＣパ
ターンが再生信号の品質劣化により消失してしまったと
しても、ＲＥＳＹＮＣが正しく検出できれば、それ以降
のデータは再生できるので、そのセクターを正しく再生
することができる。

次に、前述した第２１図に示すパターンが入力した場合
における動作を説明する。

第２１図のパターンは前述したように、エクストラパル
スの発生によって、真のＲＥ　Ｓ　Ｙ　Ｎ　Ｃパターン
の近くに、偽のＲＥＳＹＮＣパターンが発生し、それに
よって本物と偽物の２個のＲＥＳＹＮＣ検出パルスが発
生する。

第１３図は、この場合の動作を示すタイムチャートであ
る。

第１３図では、ＳＹＮＣと第１のＲＥＳＹＮＣは正しく
検出されたが、第２のＲＥＳＹＮＣにおいて、第２１図
のパターンが発生して、それによって本物と偽物の２個
のＲＥＳＹＮＣ検出パルスが発生したことを示している
。

この時の第１図における正常ＲＥＳＹＮＣパルス有無判
定回路１２は、正常パルスが有るので、“Ｌ”を出力す
る。従ってＡＮＤゲート回路１７の出力は“Ｌ”となり
、セレクタ１４は、デイレイ回路８の出力（正規ＲＥＳ
ＹＮＣ位置推定パルス）を選択する。すると、この場合
にも正しいＲＥＳＹＮＣ信号が出力される。

従ってこの場合も、エクストラパルスの発生によって、
偽ＲＥＳＹＮＣパターンが出現したにもかかわらず、誤
りなくデータを再生することができる。

以上のように、本実施例では、再生信号の劣化により、
正規ＲＥＳＹＮＣパターンの近くに、偽のＲＥＳＹＮＣ
パターンが出現してしまった場合でも、正しくデータを
再生することができる。したがって、ＲＥＳＹＮＣ検出
ウィンドウをより広く設定することができ、さらにそれ
によってＳＹＮＣが正しく検出できなかった場合でも、
ＲＥＳＹＮＣを検出することによって正しくデータを再
生できる。

また、以上の理由により、記録再生装置において次の効
果が生じる。

（１）記録媒体の経年変化、環境変化、汚れ、キズ等の
原因によって再生不能となる危険性を小さくすることが
できる。

（２）記録媒体とドライブ装置の相性の問題によって、
別のドライブ装置に媒体を移動すると再生できなくなる
という危険性を小さくすることができる。

（３）ドライブ装置を信号品質劣化に対して強くできる
ので、媒体の品質仕様を、そのふんだけ下げることがで
きるので、媒体生産上の歩留りを向上させることができ
、媒体の製造コストを下げることができる。

（４）ＲＥＳＹＮＣのエラー修正能力を高めることがで
きるので、　ＲＥ　Ｓ　Ｙ　Ｎ　Ｃパターンの間隔の長
いフォーマットを採用することができ、その分だけ、実
質記録密度が向上する。

なお、上記実施例においては光デイスクドライブ装置の
ＳＹＮＣ，ＲＥＳＹＮＣ検出回路について説明したが、
これは一定周期の同期パターン検出であれば、記録装置
、通信装置にかかわらず、どのような回路にでも応用で
きる。

また、ＳＹＮＣとＲＥＳＹＮＣは同一パターンであって
もかまわない、一定周期の同一パターンの検出において
、最初に検出する同期パターンをＳＹＮＣ１２回目以降
に検出する同期パターンをＲＥＳＹＮＣとみなすことも
できる。その意味では、例えば光デイスクドライブ装置
におけるセクターマークの検出に本発明を利用すること
もできる。あるいは、サンプルサーボ方式の光ディスク
におけるクロックピットの抽出に本発明を利用すること
もできる。

また１本発明の主旨を変えることなく第１図に示す回路
構成を種々変形することも可能である。

例えば必要なタイミングを設定するための各デイレイの
組み合わせは１種々のバリエーショが考えられる。また
、パスル有無判定回路１１と正常ＲＥＳＹＮＣパルス有
無判定回路１２とを合体して、同じ機能を持つ他の回路
に置き替えることもできる。さらに、セレクタ１４を利
用しないで、代りにデイレイ回路９、デイレイ回路８の
リセット機能を使用する方法もある。

［発明の効果］ 以上のように、本発明によれば、正規ＲＥＳＹＮＣパタ
ーンの近くに、偽のＲＥＳＹＮＣパターンが出現してし
まった場合でも、正しくＲＥＳＹＮＣを検出することが
でき、正しい動作を確保できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にょるＲＥＳＹＮＣ検出回
路を示すブロック図である。 第２図は、上記実施例に設けられる各デイレイ回路の具
体例を示す回路図である。 第３＠は、上記各デイレイ回路の他の具体例を示す回路
図である。 第４図は、上記実施例に設けられるウィンドウ回路の構
成を示す回路図である。 第５図は、上記ウィンドウ回路の動作を示すタイムチャ
ートである。 第６図は、上記実施例のＲＥＳＹＮＣ検出回路に正常の
ＳＹＮＣ，ＲＥＳＹＮＣ信号が入力された場合の動作を
示すタイムチャートである。 第７図は、上記実施例のデイレイ回路の構成例を示す回
路図である。 第８図は、上記実施例に設けられるパルス有無判定回路
を示す回路図である。 第９図は、上記実施例に設けられる正常ＲＥＳＹＮＣパ
ルス有無判定回路を示す回路図である。 第１Ｏ図は、上記実施例におけるＲＥＳＹＮＣ検出回路
のＲＥＳＹＮＣ消失信号入力時の動作を示すタイムチャ
ートである。 第１１図は、上記実施例のＲＥＳＹＮＣ検出回路におい
て偽ＲＥＳＹＮＣパターンが発生した場合の動作を示す
タイムチャートである。 第１２図は、上記実施例のＲＥＳＹＮＣ検出回路におい
て偽ＲＥＳＹＮＣパターンが発生した場合の動作を示す
タイムチャートである。 第１３図は、上記実施例のＲＥＳＹＮＣ検出回路におい
てエクストラパルスの発生によって本物と偽物の２個の
ＲＥＳＹＮＣ検出パルスが発生した場合の動作を示すタ
イムチャートである。 第１４図は、従来の追記形あるいは書き換え形の光ディ
スクのセクタフォーマットの一例を示す模式図である。 第１５図は、第１４図におけるフォーマットの一部をさ
らに詳しく示す模式図である。 第１６図は、ＲＥＳＹＮＣを検出するパターンマツチン
グ回路の一例を示す回路図である。 第１７図は、上記パターンマツチング回路を使用したＲ
ＥＳＹＮＣ検出回路の一例を示すブロック図である。 第１８図は、第１７図に示すＲＥＳＹＮＣ検出回路の働
きを示すタイムチャートである。 第１９図は、−船釣な情報再生装置の構成を示すブロッ
ク図である・ 第２０図は、上記情報再生装置の出力信号を示すタイム
チャートである。 第２１図は、第１７図に示すＲＥＳＹＮＣ検出回路にお
いて、エクストラパルスの発生によって本物と偽物の２
個のＲＥＳＹＮＣ検出パルスが発生する場合の信号のパ
ターン例を示すタイムチャートである。 １・・・ＲＥＳＹＮＣパターンマツチング回路、２・・
・ウィンドウ回路。 ３〜９・・・デイレイ回路、 １１・・・パルス有無判定回路、 １２・・・正常ＲＥＳＹＮＣパルス有無判定回路、１３
・・・ＳＹＮＣ検出回路。 １４・・・セレクタ、 １５・・・ＯＲゲート回路、 １６・・・Ｄフリップフロー、プ １７・・・ＡＮＤゲート回路。

Claims (1)

1. 【特許請求の範囲】 既存のＳＹＮＣまたはＲＥＳＹＮＣの検出パルス位置か
   ら推定される正規ＲＥＳＹＮＣ位置推定パルスを設定す
   るとともに、この推定パルス位置の前後にウィンドウを
   設け、そのウィンドウ内でＲＥＳＹＮＣが２値化個以上
   検出された場合には、１個のみを認知して出力し、また
   ＲＥＳＹＮＣが１個のみ検出された場合には、それをそ
   のまま出力し、さらにＲＥＳＹＮＣが１個も検出されな
   かった場合には、上記推定パルスをＲＥＳＹＮＣの代り
   に出力するＲＥＳＹＮＣ検出回路であって、 ウィンドウ内で２個以上のＲＥＳＹＮＣが検出されて、
   しかもそれらのうちのいずれかが上記位置推定パルスと
   同じ位置にある場合には、そのパルスを優先して出力す
   ることを特徴とするＲＥＳＹＮＣ検出回路。