JPH04132747U - Ｆｅｔスイツチング回路 - Google Patents

Abstract

(57)【要約】 【目的】 スイッチング用ＦＥＴのゲート電圧のリンギ
ングを押さえ、スイッチングロスを低減する。 【構成】 オフ用スイッチング素子と接地間にダイオー
ドを接続し、オフ時の共振電流を遮断してゲート電圧の
リンギングを押さえる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＦＥＴを高速でオン・オフさせるスイッチング回路に関するもので 、特にスイッチング電源に使用して有用なものである。

【０００２】

【従来の技術】

図７に従来の技術による回路図を示す。コントロールＩＣ１の内部には， ，端子からなるＳＷ１がある。

【０００３】 ＳＷ１が，端子を短絡するとＲ２を介してオン用トランジスタＱ１がオン し、ＦＥＴＱ３のゲートに電荷が蓄積され、ＦＥＴＱ３がオンする。一定の時間 が経過したのち、ＳＷ１は，端子を短絡し、オフ用トランジスタＱ２がオン してＦＥＴＱ３のゲートに蓄えられた電荷を引き抜き、ＦＥＴＱ３をオフする。 又、一定時間経過後、ＳＷ１は，端子を短絡する。以上の動作をくり返して ＦＥＴＱ３をスイッチングする。

【０００４】

【考案が解決しようとする課題】

図８に、従来の技術による回路を用いた場合の、ＦＥＴＱ３のドレイン電圧Ｖ _D ，ドレイン電流Ｉ_D，ゲート電圧Ｖ_Gのモデル波形を示す。ｔ＝ｔ₁で一度オフす るが、共振電流の発生によりゲート電圧Ｖ_Gにリンギングが発生し、ｔ＝ｔ₂付近 で再びオンし、ドレイン電流Ｉ_Dが流れ、ここでロスが発生する。

【０００５】 本考案はこのようなゲート電圧Ｖ_Gのリンギングを押さえ、スイッチングロス を低減したＦＥＴスイッチング回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】

スイッチング用ＦＥＴのゲートに、択一的に交互にオンされるオン用およびオ フ用の２個のスイッチング素子を接続し、ＦＥＴのオン・オフを行なうＦＥＴス イッチング回路において、オフ用スイッチング素子と接地間にダイオードを接続 した事を特徴とする。

【０００７】

【作用】

上記構成により、オフ時の共振電流を遮断し、ゲート電圧のリンギングを押え て、スイッチングロスを低減できる。

【０００８】

【実施例】

図１は本考案の一実施例を示す回路図である。図７と同一機能を有するものに ついては同一符号を付して示す。Ｄ１はオフ用トランジスタＱ２のコレクタと接 地間に接続されたダイオードである。

【０００９】 このようなダイオードＤ１を挿入する事によりオフ時の共振電流を遮断するこ とができる。

【００１０】 図２はＦＥＴＱ３のゲートに蓄えられた電荷を引き抜くときの電流経路に関す る部分のみを抜き出した回路図、図３はその高周波領域における等価回路である 。参考に図４に従来例における等価回路を示す。

【００１１】 ここで、ｌ₁，ｌ₂は配線が持つインダクタンス、ＣｇはＦＥＴＱ３のゲート容 量、ＣｂｃはトランジスタＱ２のベース−コレクタ間容量、Ｃｂｅは同ベース− エミッタ間容量、ｒｂｅは同エミッタ抵抗である。図４のようにダイオードが挿 入されていない場合は高周波領域において、ｌ₁，ｌ₂とＣｇ，Ｃｂｃ，Ｃｂｅに より共振電流が流れる。しかし図３のように、ダイオードＤ１を挿入する事によ り共振電流を遮断する事ができる。

【００１２】 図５は本考案におけるＦＥＴＱ３のドレイン電圧Ｖ_D，ドレイン電流Ｉ_D，ゲー ト電圧Ｖ_Gのモデル波形を示すものである。

【００１３】 図５に明らかなように、共振電流の遮断によりゲート電圧Ｖ_Gのリンギングが 小さくなり、ｔ＝ｔ₁で後ｔ₁＝ｔ₃に達するまで状態を保つことができる。

【００１４】 図６はスイッチング電源に使用したものである。

【００１５】 ＦＥＴＱ３のドレインはトランスＴ１の１次巻線Ｌ１の一端に接続され、Ｌ１ のもう一端は１次側の直流電源ＤＣに接続されている。Ｌ２は定常状態において 、コントロールＩＣ１及びＦＥＴＱ３駆動用の電源を供給する為の巻線である。 Ｌ２の一端はアースに接続され、もう一端はダイオードＤ２のアノード側に接続 されている。Ｌ２に誘起された電圧は、ダイオードＤ２，コンデンサＣ１により 整流される。抵抗Ｒ３は、起動時にコントロールＩＣ１およびＦＥＴＱ３駆動用 の電源を供給するため、一次側電源ＤＣとダイオードＤ２のカソード側の間に設 置されている。ダイオードＤ１は前述したようにオフ用トランジスタＱ２のコレ クタ側と接地との間に挿入されたものである。

【００１６】 ＩＣ２は２次側の電圧を検出し、コントロール信号を前記コントロールＩＣ１ に伝達し、定電圧駆動を行うものである。２次巻線Ｌ３に誘起された電圧は、ダ イオードＤ３，Ｄ４コイルＬ４，コンデンサＣ２により整流平滑されて、負荷Ｒ Ｌに供給される。

【００１７】 上述のようなスイッチング電源で、発振周波数５００ＫＨｚ，入力ＡＣ１００ Ｖ，出力２４Ｖ，４．２Ａの場合、スイッチングロス約１Ｗの改善結果を得た。

【００１８】

【考案の効果】

以上のように本考案は、オフ用スイッチング素子と接地間にダイオードを接続 するだけで、ＦＥＴのゲート電圧のリンギングを押さえ、スイッチングロスを低 減した有用なＦＥＴスイッチング回路が提供できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す回路図である。

【図２】オフ時の電流経路を説明する回路図である。

【図３】図２の高周波領域における等価回路図である。

【図４】従来例の同高周波領域における等価回路図であ
る。

【図５】本考案の一従来例におけるＦＥＴ各部のモデル
波形図である。

【図６】スイッチング電源に使用した場合の回路図であ
る。

【図７】従来例を示す回路図である。

【図８】従来例におけるＦＥＴ各部のモデル波形図であ
る。

【符号の説明】

Ｑ１ オン用トランジスタ Ｑ２ オフ用トランジスタ Ｑ３ ＦＥＴ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 スイッチング用ＦＥＴのゲートに、択一
   的に交互にオンされるオン用およびオフ用の２個のスイ
   ッチング素子を接続し、ＦＥＴのオン・オフを行なうＦ
   ＥＴスイッチング回路において、オフ用スイッチング素
   子と接地間にダイオードを接続した事を特徴とするＦＥ
   Ｔスイッチング回路。