JPH04133465A - 半導体集積回路装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、顧客から
の要求に応じて搭載される回路機能を変更できる半導体
集積回路装置に適用して有効な技術に関するものである
。

〔従来の技術〕

ＰＣＢ等の実装基板上に実装される回路システム例えば
マイクロプロセッサのインターフェイスにはドライバ素
子が使用される。このドライバ素子は所謂標準ロジック
が搭載された半導体集積回路装置で構成される。

この種の半導体集積回路装置は半導体ペレットの主面の
中央部分にインターフェイスの入出力数（ゲート数）に
対応した論理回路が配置される。前記半導体ペレットの
主面の周囲には前記論理回路の入力信号用外部端子（ボ
ンディングパソド）、出力信号用外部端子、電源電圧用
外部端子の夫々の外部端子が配置される。

〔発明が解決しようとする課題〕

本発明者は、前述の標準ロジックを搭載した半導体集積
回路装置において、下記の問題点を見出した。

前記半導体集積回路装置に搭載された標準ロジックは、
顧客毎にインターフェイスの入出力数が異なるので、こ
の入出力数に応じて、１個の半導体ペレット毎に設計、
開発が行われる。このため、半導体ペレット毎に設計、
開発を行う期間に相当する分、顧客からの注文から製品
完成までに費やす期間が増大する。

また、複数個の半導体集積回路装置に搭載された標準ロ
ジックを組合せ、顧客が要求するインターフェイスの入
出力数に対応させることは可能である。しかしながら、
複数個の半導体集積回路装置は実装基板上での実装密度
を低下するので、この点においても顧客の要求するイン
ターフェイスの入出力数に応じた標準ロジックの開発が
必要となる。

本発明の目的は、半導体集積回路装置において。

搭載される回路機能を自由に設定できると共に、開発期
間を短縮することが可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の電気的信頼性を向上することが可
能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置において
、製造プロセスを短縮することが可能な技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）半導体ペレットの主面の中央部分に複数個の半導
体素子で構成された内部回路を配置し、この周囲に前記
内部回路に接続される入力信号用。

出力信号用、電源電圧用の夫々の外部端子を配置する半
導体集積回路装置において、前記半導体ペレットの周囲
に配置された外部端子に、この外部端子から前記半導体
ペレットの最外端のスクライブ領域まで達するペレット
間結線用配線を構成する。

（２）前記手段（１）の外部端子は前記内部回路を構成
する半導体素子間を結線する配線層のうち最上層の配線
層で構成され、前記ペレット間結線用配線は前記外部端
子と同一導電層である最上層の配線層で構成される。

（３）前記手段（１）の外部端子は前記半導体ペレット
を封止するパッケージ内に配置されるリードにボンディ
ングワイヤを介在して接続されると共に、前記ベレット
間連結用配線はボンディングワイヤで構成される。

（４）半導体集積回路装置の形成方法において、半導体
ウェーハの主面に、中央部分に複数個の半導体素子で構
成される内部回路を有する半導体ぺレット形成領域を、
スクライブ領域を介在し、行列状に複数個形成する工程
と、この複数個の半導体ペレット形成領域の夫々の内部
回路の周囲に、入力信号用、出力信号用、電源電圧用の
夫々の外部端子を形成すると共に、相互に隣接する半導
体ペレット形成領域の外部端子間をペレット間結線用配
線で連結する工程と、前記１つ又は相互に隣接する複数
個の半導体ペレット形成領域の周囲を取り囲むスクライ
ブ領域を中心に１つ又は相互に隣接する複数個の半導体
ペレット形成領域をそれ以外の半導体ペレット形成領域
から切断し、１つの半導体ペレット又は複数個連結され
た半導体ペレットを形成する工程とを備える。

〔作　　用〕

上述した手段（１）によれば、前記１個の半導体ペレッ
トを１つの基本単位とし、１個の半導体集積回路装置と
して使用でき、又前記１つの基本単位の半導体ペレット
に、その外部端子に構成されたベレット間結線用配線、
他の１つの基本単位の半導体ペレットの外部端子に構成
されたベレット間結線用配線の夫々を介在し、前記他の
１つの基本単位の半導体ペレットを連結し、複数個の半
導体ペレットを１個の半導体集積回路装置として使用で
きるので、前記基本単位となる半導体ペレットの連結数
の設定で１個の半導体集積回路装置に搭載される回路機
能（論理回路数、論理回路の段数、記憶容量、入出力端
子数等）を自由に設定でき、１個の半導体集積回路装置
毎にそれに搭載される回路機能を設計、開発する場合に
比べて、半導体集積回路装置の開発期間を短縮できる。

また、半導体集積回路装置の開発コストを低減できる。

上述した手段（２）によれば、前記半導体ペレットの最
外端、前記ペレット間結線用配線の夫々の離隔距離を増
加し、両者間の短絡を防止できる（特に、スクライブ領
域においてペレット間結線用配線の断面が露出する部分
、この部分はペレット間結線用配線にだれが発生する）
ので、半導体集積回路装置の電気的信頼性を向上できる
。

また、前記配線層のうち最上層の配線は低抵抗材料を使
用でき、或は製造プロセスでの制約が緩く配線断面積を
増加できるので、ペレット間結線用配線の抵抗値を低減
できる。

上述した手段（３）によれば、前記ペレット間結線用配
線を半導体ペレットの外部端子、リードの夫々を接続す
るボンディングワイヤで兼用できる。

上述した手段（４）によれば、前記半導体ウェーハの主
面に、外部端子を形成する工程を利用して、相互に隣接
する半導体ペレット形成領域の夫々の間を予じめすべて
ペレット間結線用配線で電気的に接続し、スクライブ工
程（ペレットの切出し工程）で１つ又は隣接する複数個
の半導体ペレット形成領域をそれ以外の半導体ペレット
形成領域から切断し、１個の半導体ペレット又は複数個
連結された半導体ペレットを形成すると共に、この１つ
又は複数個連結された半導体ペレットとそれ以外の半導
体ペレットとの間のペレット間結線用配線をダイシング
工程を利用して切断できる。

複数個連結された半導体ペレットの夫々の外部端子間は
ペレット間連結用配線で電気的に接続される。つまり、
前記半導体ペレット形成領域に外部端子を形成する工程
と同一工程でペレット間結線用配線を形成し、スクライ
ブ工程を利用してペレット間結線用配線の切断を行うの
で、前記ペレット間結線用配線を形成する工程及びその
切断工程に相当する分、半導体集積回路装置の製造プロ
セスを短縮できる。

゛以下、本発明の構成について、インターフェイスのド
ライバ素子として使用される、標準ロジックを搭載する
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の実施例■である標準ロジックを搭載した半導体
集積回路装置を第１図（レイアウト図）及び第２図（要
部断面図）で示す。

第１図に示すように、標準ロジックを搭載する半導体集
積回路装置１は平面方形状の半導体ペレットで構成され
る。この半導体ペレットはその主面の中央部分に内部回
路を搭載する。内部回路は、この配置数に限定されない
が、中央部分に４個の論理回路（論理ゲート回路）Ｌｌ
〜Ｌ４を配置する。

論理回路Ｌ１〜Ｌ４の夫々は、駆動能力を高め、かつ信
号波形を整形するインバータ回路で構成される。

前記半導体ペレットの主面の内部回路の周囲には複数個
の外部端子（Ｐ）１０が配置される。第１図中、半導体
ペレットの上辺に沿った領域には論理回路Ｌ１〜Ｌ４の
夫々に接続された入力信号用外部端子（Ｐｉｎｌ）１０
〜入力信号用外部端子（Ｐｉｎ４）１０の夫々が配置さ
れる。半導体ペレットの下辺に沿った領域には論理回路
Ｌ１〜Ｌ４の夫々に接続された出力信号用外部端子（Ｐ
ｏｕｔｌ　）１０〜出力信号用外部端子（Ｐｏｕｔ４　
）１０の夫々が配置される。

半導体ペレットの右辺に沿った領域には論理回路Ｌ１〜
Ｌ４の夫々に電源電圧を供給する動作電源電圧用外部端
子（ＰＶｃｃ　）１０及び基準電源電圧用外部端子（Ｐ
Ｖｓｓ　）１０が配置される。同様に、半導体ペレット
の左辺に沿った領域には動作電源電圧用外部端子（ＰＶ
ｃｃ　）１０及び基準電源電圧用外部端子（ＰＶｓｓ　
）１０が配置される。

前記半導体ペレットは第２図に示すように単結晶珪素基
板２で構成される。

前記論理回路Ｌｌ−Ｌ４の夫々は相補型ＭＩＳＦ−ＥＴ
（ＣＭＯ５）を主体に構成される。相補型ＭＩＳＦＥＴ
のｎチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴの
夫々は、第２図に示すように、素子分離領域３で周囲を
規定された領域内において、単結晶珪素基板２の主面に
構成される。つまり、ｎチャネルＭＩＳＦＥＴ％　ｎチ
ャネルＭＩＳＦＥＴの夫々はチャネル形成領域（基板又
はウェル領域）、ゲート絶縁膜４、ゲート電極５、ソー
ス領域及びトレイン領域である一対の半導体領域（ｎ型
又はＰ型）６で構成される。前記ゲート電極５は所謂ゲ
ート材例えば多結晶珪素膜で形成される。

入力信号用外部端子（Ｐｉｎ）１０、論理回路りの夫々
は、第１図及び第２図に示すように、配線８で接続され
る。同様に、出力信号用外部端子（Ｐ　ｏｕｔ）１０、
論理回路りの夫々は配線８で接続される。配線８は、第
２図に示すように、層間絶縁膜７上に延在される。本実
施例の半導体集積回路装置１は２層配線構造で構成され
、前記配線８は製造プロセス中第１層目の配線形成工程
で形成される。配線８は低抵抗材料例えばアルミニウム
膜、アルミニウム合金膜等で形成される。配線８の一端
側は、前記層間絶縁膜７に形成された接続孔を通して、
論理回路りの端子（ゲート電極５又は半導体領域６）に
接続される。配線８の他端側は入力信号用外部端子又は
出力信号用外部端子１０に接続される。

入力信号用外部端子（Ｐ　１ｎ）１０、出力信号用外部
端子（ｐｏｕｔ）１０の夫々は、第２図に示すように、
配線１０で構成される。配線１０は、層間絶縁膜９上に
延在し、この層間絶縁膜９に形成された接続孔を通して
配線８に接続される。配線１０は、製造プロセス中第２
層目（最上層）の配線形成工程で形成され、例えばアル
ミニウム膜、アルミニウム合金膜等で形成される。配線
１０は、配線８と同一材料で形成した場合、配線８に比
べて、製造プロセスでの制約が緩和される。具体的には
、配線１０は、配線８に比べて、配線幅寸法の増加、配
線膜厚の増加、配線間ピッチの増加等が行え、結果的に
配線断面積を増加できる。

前記動作電源電圧用外部端子（ＰＶｃｃ　）１０、基準
電源電圧用外部端子（Ｐ　Ｖｓｓ　）１０の夫々は、入
力信号用外部端子１０、出力信号用外部端子１０の夫々
と同様に、配線１０で構成される。第１図中、半導体ペ
レットの右辺、左辺の夫々に沿った領域に配置された動
作電源電圧用外部端子１０は配線１０を介して電気的に
接続される。同様に、半導体ペレットの右辺、左辺の夫
々に沿った領域に配置された基準電源電圧用外部端子１
０は配線１０を介して電気的に接続される。

前記入力信号用外部端子１０、出力信号用外部端子１０
、動作電源電圧用外部端子１０、基準電源電圧用外部端
子１０の夫々つまり実質的にすべての外部端子１０はペ
レット間結線用配線１０Ｌが接続される。

ペレット間結線用配線１０Ｌは、第１図及び第２図に示
すように、外部端子１０から半導体ペレットの最外端の
スクライブ領域２１まで（この領域はペレット間結線領
域）延在する。ペレット間結線用配線１０Ｌは、最上層
の配線層つまり配線１０で構成され、外部端子１０と一
体に構成され電気的に接続される。第１図及び第２図に
示すペレット間結線用配線１０Ｌは、１つの半導体ペレ
ットで１個の半導体集積回路装置１を構成するので、こ
の半導体ペレットの周囲を取り囲むすべてのスクライブ
領域２１において切断された状態にある。

このペレット間結線用配線１０Ｌは、半導体ペレットの
外部端子１０の夫々に構成されると共に、それ以外の他
の半導体ペレットの外部端子１０にも構成され、半導体
ペレット、それ以外の他の半導体ペレットの夫々を電気
的に連結可能にする目的で構成される。つまり、半導体
ペレット、それ以外の他の半導体ペレットの夫々は、夫
々に構成されるペレット間結線用配線１０Ｌが相互に連
結される場合、相互に連結される。

前記入力信号用外部端子１０、出力信号用外部端子１０
、動作電源電圧用外部端子１０、基準電源電圧用外部端
子１０及び配線１０上を含む半導体ペレットの全面上に
は保護膜１１が構成される。

このように構成される半導体ペレットは、第１図に示す
ように、最小の繰り返し単位となる１つの基本単位を構
成し、４つの入出力数（論理ゲート撤）を備えた１個の
半導体集積回路装置（ドライバ素子）１を構成する。ま
た、第３図及び第４図（半導体ペレットを複数個連結し
た状態のレイアウト図）に示すように、複数個の半導体
ペレットで１個の半導体集積回路装置１を構成できる。

第３図に示す半導体集積回路装ｗ１は４個の半導体ペレ
ットが水平方向に一直線上に連結される。

この半導体集積回路装置１は、４個の連結された半導体
ペレットの周囲を取り囲むスクライブ領域２１を中心に
切断され、４個の連結された半導体ペレット間の夫々に
はスクライブ領域２１が残存する。

４個の連結された隣接する半導体ペレットの夫々の動作
電源電圧用外部端子（ＰＶｃｃ　）１０はペレット間結
線用配線１０Ｌを介在して相互に連結される。

同様に、４個の連結された隣接する半導体ペレットの夫
々の基準電源電圧用外部端子（ＰＶｓｓ　）１０はペレ
ット間結線用配線１０Ｌを介在して相互に連結される。

この第３図に示す半導体集積回路装置１は、４つの入出
力数を備えた半導体ペレットが４個並列的に連結される
ので、合計１６個の入出力数を備える。４個の連結され
た半導体ペレット間の夫々は数百μｍ程度の離隔寸法と
しては小さなスクライブ領域２１の存在だけなので、４
個の半導体ペレットの連結のための面積としては極めて
小さい。

第４図に示す半導体集積回路装置１は４個の半導体ペレ
ットが水平方向及び垂直方向に連結される。つまり、半
導体集積回路装置１は、２個の半導体ペレットを水平方
向に連結し、この２個の半導体ペレットを垂直方向に２
段重ねて構成される。

この半導体集積回路装置１は、４個の連結された半導体
ペレットの周囲を取り囲むスクライブ領域２１を中心に
切断され、４個の連結された半導体ペレット間の夫々に
はスクライブ領域２１が残存する。

水平方向に連結された２個の半導体ペレットの夫々の動
作電源電圧用外部端子（ＰＶｃｃ　）１０はペレット間
結線用配線１０Ｌを介在して相互に連結される。

同様に、２個の半導体ペレットの夫々の基準電源電圧用
外部端子（ＰＶｓｓ　）１０はペレット間結線用配線１
０Ｌを介在して相互に連結される。垂直方向に連結され
た２個の半導体ペレットの夫々は一方の出力信号用外部
端子（Ｐｏｕｔ　）１０に他方の入力信号用外部端子（
Ｐｉｎ）１０がペレット間結線用配線１０Ｌを介して連
結される。

この第４図に示す半導体集積回路装置１は、４つの入出
力数を備えた半導体ペレットが直列的に２段連結され、
この２段連結された半導体ペレットが並列的に２個連結
されるので、合計８個の入出力数を備える。

次に、前述の標準ロジックを搭載した半導体集積回路装
Ｗ１の製造プロセスについて、第１図乃至第５図（半導
体ウェーハの平面図）を使用し、簡単に説明する。

まず、第５図に示すように、単結晶珪素基板２で構成さ
れる半導体ウェーハ２０の主面に複数個の半導体ペレッ
ト形成領域ＩＡを行列状に形成する。

行方向及び列方向に隣接する半導体ペレット形成領域Ｉ
Ａ間にはスクライブ領域２１が介在される。

半導体ペレット形成領域ＩＡは、第１図及び第２図に示
すように、まず、中央部分に内部回路としての論理回路
Ｌ１〜Ｌ４の夫々の半導体素子（相補型ＭＩＳＦＥＴ）
が形成される。この半導体素子の形成後には配線８、配
線１０の夫々が順次形成される。入力信号用外部端子１
０、出力信号用外部端子１０、動作電源電圧用外部端子
１０、基準電源電圧用外部端子１０の夫々は配線１０の
形成工程と同一製造工程で形成され、さらにこれらと同
一製造工程で前記第１図及び第２図に示すペレット間結
線用配線１０Ｌが形成される。つまり、半導体ペレット
形成領域ＩＡが形成され、外部端子１０が形成された時
点においては、半導体ウェーハ２０の主面に形成された
すべての半導体ペレット形成領域ＩＡ間はペレット結線
用配線１０Ｌで連結される。

次に、半導体ウェーハ２０にスクライブ工程を施す。ス
クライブ工程は、例えば前記半導体ウェーハ２０のスク
ライブ領域２１を中心に半導体ペレット形成領域ＩＡ間
を切断し、この半導体ペレット形成領域ＩＡをそれ以外
の他の半導体ペレット形成領域ＩＡから切り離す工程で
ある。スクライブ工程は、前記第１図に示すように、１
個の半導体ペレット形成領域ＩＡの周囲を取り囲むスク
ライブ領域２１を中心に切断が行われ、１個の半導体ペ
レットを切り出す。また、スクライブ工程は、前記第３
図或は第４図に示すように、４個の連結された半導体ペ
レット形成領域ＩＡの周囲を取り囲むスクライブ領域２
１を中心に切断が行われ、４個の連結された半導体ペレ
ットを切り出す。

このスクライブ工程においては、連結しない隣接する半
導体ペレット形成領域ＩＡ間が切断されると共に、この
スクライブ領域２１を延在するペレット間結線用配線１
０Ｌをも切断できる。

また、第５図に示すように、スクライブ工程において、
半導体ウェーハ２０の所定の始点から、４個の連結され
た半導体ペレット２２．２個の連結された半導体ペレッ
ト２３、・・・の夫々を矢印のように順次切り出すこと
により、１つ又は複数個連結された半導体ペレットを無
駄なく切り出させる。つまり、１枚の半導体ウェーハ２
０で形成される半導体ペレットのうち、使用可能な半導
体ペレットの割合を増加できるので、結果的に製造プロ
セス上での歩留りを向上できる。

このように形成される１つの半導体ペレットで構成され
る１個の半導体集積回路装置１、又は４個の連結された
半導体ペレットで構成される１個の半導体集積回路装置
１は、図示しないが、例えば樹脂パッケージやセラミッ
クパッケージに封止され、インターフェイスとして使用
されるドライバ素子を構成する。半導体集積回路装置１
の外部端子１０は、前記パッケージに封止される場合、
このパッケージ内に配置されるリードにボンディングワ
イヤ（３０）を介して電気的に接続される。

このように、半導体ペレットの主面の中央部分に複数個
の半導体素子で構成された内部回路（論理回路Ｌ１〜Ｌ
４）を配置し、この周囲に前記内部回路に接続される入
力信号用外部端子（Ｐｉｎ）１０、出力信号用外部端子
（Ｐｏｕｔ　）１０、動作電源電圧用外部端子（Ｐ　Ｖ
ｃｃ）１０、基準電源電圧用外部端子（ＰＶｓｓ）１０
の夫々の外部端子１ｏを配置する半導体集積回路装置１
において、前記半導体ペレットの周囲に配置された外部
端子１０に、この外部端子１ｏから前記半導体ペレット
の最外端のスクライブ領域２１まで達するペレット間結
線用配線１０Ｌを構成する。

この構成により、前記１個の半導体ペレットを１つの基
本単位とし、１個の半導体集積回路装置１として使用で
き、又前記１つの基本単位の半導体ペレットに、その外
部端子１０に構成されたベレット間結線用配Ａ！ＩＯＬ
、他の１つの基本単位の半導体ペレットの外部端子１０
に構成されたペレット間結線用配線１０Ｌの夫々を介在
し、前記他の１つの基本単位の半導体ペレットを連結し
、複数個の半導体ペレットを１個の半導体集積回路装置
１として使用できるので、前記基本単位となる半導体ぺ
レットの連結数の設定で１個の半４体集積回路装置１に
搭載される回路機能（論理回路数、論理回路の段数、入
出力端子数等）を自由に設定でき、１個の半導体集積回
路装置毎にそれに搭載される回路機能を設計、開発する
場合に比べて、半導体集積回路装置１の開発期間を短縮
できる。また、前記半導体集積回路装置１の開発コスト
を低減できる。

また、前記外部端子１０は前記内部回路を構成する半導
体素子間を結線する配線層のうち最上層の配線層（１０
）で構成され、前記ペレット間結線用配線１０Ｌは前記
外部端子１０と同一導電層である最上層の配線層で構成
される。この構成により、前記半導体ペレットの最外端
、前記ペレット間連結用配線１０Ｌの夫々の離隔距離（
第２図に示す寸法Ｑ）を増加し、両者間の短絡を防止で
きる（特に、スクライブ領域２１においてペレット間結
線用配線１０Ｌの断面が露出する部分、この部分はスラ
イブ工程においてペレット間結線用配線１０Ｌにだれが
発生する）ので、半導体集積回路装置１の電気的信頼性
を向上できる。また、前記配線層のうち最上層の配線１
０は低抵抗材料（例えばゲート電極５に比べて）を使用
でき、或は製造プロセスでの制約が緩く配線断面積を増
加できるので、ペレット間結線用配線１０Ｌの抵抗値を
低減できる。

また、前記半導体集積回路装置１の形成方法において、
半導体ウェーハ２０の主面に、中央部分に複数個の半導
体素子で構成される内部回路（論理回路Ｌ１〜Ｌ４）を
有する半導体ペレット形成領域ＩＡを、スクライブ領域
２１を介在し、行列状に複数個形成する工程と、この複
数個の半導体ペレット形成領域ＩＡの夫々の内部回路の
周囲に、入力信号用外部端子（Ｐｉｎ）１０、出力信号
用外部端子（Ｐｏｕｔ）１０、動作電源電圧用外部端子
（Ｐ　Ｖｃｃ）１０、基準電源電圧用外部端子（ＰＶｓ
ｓ　）１０の夫々の外部端子１０を形成すると共に、相
互に隣接する半導体ペレット形成領域ＩＡの外部端子１
０間をペレット間結線用配線１０Ｌで連結する工程と、
前記１つ又は相互に隣接する複数個の半導体ペレット形
成領域ＩＡの周囲を取り囲むスクライブ領域２１を中心
に１つ又は相互に隣接する複数個の半導体ペレット形成
領域ＩＡをそれ以外の半導体ペレット形成領域ＩＡから
切断し、１つの半導体ペレット又は複数個連結された半
導体ペレットを形成する工程とを備える。この構成によ
り、前記半導体ウェーハ２０の主面に、外部端子１０を
形成する工程を利用して、相互に隣接する半導体ペレッ
ト形成領域ＩＡの夫々の間を予じめすべてペレット間結
線用配線１０Ｌで電気的に接続し、スクライブ工程で１
つ又は隣接する複数個の半導体ペレット形成領域ＩＡを
それ以外の半導体ペレット形成領域ＩＡから切断し、１
個の半導体ペレット又は複数個連結された半導体ペレッ
トを形成すると共に、この１つ又は複数個連結された半
導体ペレットとそれ以外の半導体ペレットとの間のペレ
ット間結線用配線１０Ｌをダイシング工程を利用して切
断できる。複数個連結された半導体ペレットの夫々の外
部端子１０間はペレット間結線用配線１０Ｌで電気的に
接続される。つまり、前記半導体ペレット形成領域ＩＡ
に外部端子１０を形成する工程と同一工程でペレット間
結線用配線１０Ｌを形成し、スクライブ工程を利用して
ペレット間結線用配線１０Ｌの切断を行うので、前記ペ
レット間結線用配線１０Ｌを形成する工程及びその切断
工程に相当する分、半導体集積回路装置１の製造プロセ
スを短縮できる。

（実施例■） 本実施例■は、標準ロジックを搭載した半導体集積回路
装置において、複数個連結された半導体ペレットの夫々
の間をボンディングワイヤで連結した、本発明の第２実
施例である。

本発明の実施例■である標準ロジックを搭載した半導体
集積回路装置を第６図（レイアウト図）で示す。

本実施例■の半導体集積回路装置１は、４個の半導体ペ
レットを連結した場合、外部端子１０間の接続を行うペ
レット間結線用配線をボンディングワイヤ３０で構成す
る。このボンディングワイヤ３０は、図示しないが、パ
ッケージ内のリードと外部端子１０とを接続するボンデ
ィングワイヤ３０と同一工程でしかも同一材料で構成さ
れる。つまり、ボンディングワイヤ３０は、半導体ウェ
ーハ２０にダイシング工程を施して半導体集積回路装置
１を形成した後、この半導体集積回路装置１をパッケー
ジに封止する工程中に形成される。

このように、半導体集積回路装置１において、前記外部
端子１０は前記半導体ペレットを封止するパッケージ内
に配置されるリードにボンディングワイヤ３０を介在し
て接続されると共に、前記ペレット間結線用配線を前記
ボンディングワイヤ３０で構成する。この構成により、
前記ペレット間結線用配線を半導体ペレットの外部端子
１０、リードの夫々を接続するボンディングワイヤ３０
で兼用できる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば、本発明は、２個並列的に連結した半導体ペレッ
ト、８個並列的に連結した半導体ペレット、１６個並列
に連結した半導体ペレット等で半導体集積回路装置を構
成してもよい。また、本発明は、半導体ウェーハに形成
された実質的にすべての半導体ペレット形成領域を連結
した半導体集積回路装置所謂ウェーハスケールの半導体
集積回路装置を構成してもよい。

また、本発明は、ドライバ素子に限定されず、オペアン
プ回路、記憶回路等を搭載する半導体集積回路装置に適
用できる。

また、本発明は、ＭＩＳＦＥＴに限らず、バイポーラト
ランジスタを搭載する半導体集積回路装置に適用できる
。

また、本発明は、２層配線構造に限らず、１層、３層又
はそれ以上の層数を有する多層配線構造を採用する半導
体集積回路装置に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

半導体集積回路装置において、搭載される回路機能を自
由に設定できると共に、開発期間を短縮できる。

また、前記効果の他に、前記半導体集積回路装置の電気
的信頼性を向上できる。

また、前記半導体集積回路装置において、製造プロセス
を短縮できる。

【図面の簡単な説明】

第１図は１本発明の実施例Ｉである標準ロジックを搭載
した半導体集積回路装置のレイアウト図、第２図は、前
記半導体集積回路装置の要部断面図、 第３図及び第４図は、前記半導体集積回路装置の半導体
ペレットの連結状態を示すレイアウト図、第５図は、前
記半導体ペレットが配列された半導体ウェーハの平面図
。 第６図は、本発明の実施例■である標準ロジックを搭載
した半導体集積回路装置のレイアウト図である。 図中、１・・・半導体集積回路装置、ＩＡ・・半導体ペ
レット形成領域、２・・・単結晶珪素基板、８，１０・
・・配線又は外部端子、２０・・・半導体ウェーハ、２
１・・スクライブ領域、３０・・・ボンディングワイヤ
、Ｐ・・外部端子、Ｌ・・・論理回路である。

Claims (1)

1. 【特許請求の範囲】 １、半導体ペレットの主面の中央部分に複数個の半導体
   素子で構成された内部回路を配置し、この周囲に前記内
   部回路に接続される入力信号用、出力信号用、電源電圧
   用の夫々の外部端子を配置する半導体集積回路装置にお
   いて、前記半導体ペレットの周囲に配置された外部端子
   に、この外部端子から前記半導体ペレットの最外端のス
   クライブ領域まで達するペレット間結線用配線が構成さ
   れたことを特徴とする半導体集積回路装置。 ２、前記外部端子は前記内部回路を構成する半導体素子
   間を結線する配線層のうち最上層の配線層で構成され、
   前記ペレット間結線用配線は前記外部端子と同一導電層
   である最上層の配線層で構成されることを特徴とする請
   求項１に記載の半導体集積回路装置。 ３、前記外部端子は前記半導体ペレットを封止するパッ
   ケージ内に配置されるリードにボンディングワイヤを介
   在して接続されると共に、前記ペレット間結線用配線は
   ボンディングワイヤで構成されることを特徴とする請求
   項１に記載の半導体集積回路装置。 ４、半導体ウェーハの主面に、中央部分に複数個の半導
   体素子で構成される内部回路を有する半導体ペレット形
   成領域を、スクライブ領域を介在し、行列状に複数個形
   成する工程と、この複数個の半導体ペレット形成領域の
   夫々の内部回路の周囲に、入力信号用、出力信号用、電
   源電圧用の夫々の外部端子を形成すると共に、相互に隣
   接する半導体ペレット形成領域の外部端子間をペレット
   間結線用配線で連結する工程と、前記１つ又は相互に隣
   接する複数個の半導体ペレット形成領域の周囲を取り囲
   むスクライブ領域を中心に１つ又は相互に隣接する複数
   個の半導体ペレット形成領域をそれ以外の半導体ペレッ
   ト形成領域から切断し、１つの半導体ペレット又は複数
   個連結された半導体ペレットを形成する工程とを備えた
   ことを特徴とする半導体集積回路装置の形成方法。