JPH04133545A - デジタル信号変調装置 - Google Patents
デジタル信号変調装置Info
- Publication number
- JPH04133545A JPH04133545A JP25633390A JP25633390A JPH04133545A JP H04133545 A JPH04133545 A JP H04133545A JP 25633390 A JP25633390 A JP 25633390A JP 25633390 A JP25633390 A JP 25633390A JP H04133545 A JPH04133545 A JP H04133545A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- digital signal
- frequency
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、携帯電話やＬＡＮ等の高速デジタル信号伝送
用の無線ネットワークで使用されるデジタル信号変調装
置で、伝送すべきデジタル信号を位相変調（ＰＳＫ）す
るデジタル信号変調装置に関する。
用の無線ネットワークで使用されるデジタル信号変調装
置で、伝送すべきデジタル信号を位相変調（ＰＳＫ）す
るデジタル信号変調装置に関する。
従来、この種のデジタル信号変調装置は、搬送波をベー
スバンド信号て変調するリング変調器を用いて構成して
いた。
スバンド信号て変調するリング変調器を用いて構成して
いた。
ここにベースバンド信号は伝送すべきデジタル信号で構
成される直流伝送信号である。
成される直流伝送信号である。
しかし、デジタル信号変調装置の小型化、低価格化が要
請されている下で、上記従来技術によれば、その構成要
素であるリング変調器か高価なものとなるために、低価
格化の要請に反するという欠点かあった。
請されている下で、上記従来技術によれば、その構成要
素であるリング変調器か高価なものとなるために、低価
格化の要請に反するという欠点かあった。
本発明の目的は上述した従来欠点を解消する点にある。
この目的を達成するため、本発明によるデジタル信号変
調装置の特徴構成は、クロック信号発振回路と、そのク
ロック信号発振回路の出力信号を位相の異なる複数のク
ロック信号に分周する分周回路と、伝送すべきデジタル
信号に基づいて前記分周回路から位相の異なるクロック
信号を選択的に出力する論理変調回路とで構成してある
ことにある。
調装置の特徴構成は、クロック信号発振回路と、そのク
ロック信号発振回路の出力信号を位相の異なる複数のク
ロック信号に分周する分周回路と、伝送すべきデジタル
信号に基づいて前記分周回路から位相の異なるクロック
信号を選択的に出力する論理変調回路とで構成してある
ことにある。
分周回路は、クロック信号発振回路の出力信号から複数
個の位相の異なるクロック信号を生成する。
個の位相の異なるクロック信号を生成する。
論理変調回路は、伝送すべきデジタル信号に基づいて、
分周回路出力の一信号を選択して出力することで、伝送
すべきデジタル信号に対応して位相の異なるクロック信
号を出力する。
分周回路出力の一信号を選択して出力することで、伝送
すべきデジタル信号に対応して位相の異なるクロック信
号を出力する。
つまり、伝送すべきデジタル信号に基づいて位相変調さ
れた信号が生成されるのである。
れた信号が生成されるのである。
従って、本発明によるデジタル信号変調装置では、リン
グ変調器という高価な回路素子を使用する代わりに、汎
用の高速デジタルＩＣを用いて安価で、しかも、小型の
装置を提供出来るようになった。
グ変調器という高価な回路素子を使用する代わりに、汎
用の高速デジタルＩＣを用いて安価で、しかも、小型の
装置を提供出来るようになった。
以下に本発明の実施例を図面に基づいて説明する。
第１図及び第２図に示すように、水晶発振子を備えたク
ロック信号発振回路（１）と、クロック信号発振回路（
１）の出力信号（Ｓ−ＣＬＫ）を位相の異なる４種類の
クロック信号（ＳＤ、 （ＳＢ）、 （Ｓｏ）。
ロック信号発振回路（１）と、クロック信号発振回路（
１）の出力信号（Ｓ−ＣＬＫ）を位相の異なる４種類の
クロック信号（ＳＤ、 （ＳＢ）、 （Ｓｏ）。
（Ｓ、）分周する分周回路（２）と、伝送すべきデジタ
ル信号であるベースバンド信号（Ｓ、）、 （ＳＱ）に
に基づいて分周回路（２）からの４種類のクロック信号
（ＳＡ）、 （ＳＲ）、 （Ｓｃ）、 （Ｓ、）のうち
一種類を選択的に出力する論理変調回路（３）と、論理
変調回路（３）の出力信号（Ｓｏｕｔ）の高周波成分を
除去する帯域制限用のバンドパスフィルタ（ＢＰＦ）と
、バンドパスフィルタ（ＢＰＦ）の出力信号を搬送波周
波数に変換するミキサ回路（４）とでデジタル信号変調
装置を構成してある。
ル信号であるベースバンド信号（Ｓ、）、 （ＳＱ）に
に基づいて分周回路（２）からの４種類のクロック信号
（ＳＡ）、 （ＳＲ）、 （Ｓｃ）、 （Ｓ、）のうち
一種類を選択的に出力する論理変調回路（３）と、論理
変調回路（３）の出力信号（Ｓｏｕｔ）の高周波成分を
除去する帯域制限用のバンドパスフィルタ（ＢＰＦ）と
、バンドパスフィルタ（ＢＰＦ）の出力信号を搬送波周
波数に変換するミキサ回路（４）とでデジタル信号変調
装置を構成してある。
分周回路（２）は、クロック信号発振回路（１）の出力
信号（Ｓ−ＣＬＫ）である周波数４０ＭＨｚのクロック
信号を８分周して５ＭＨｚのデータクロック信号（ｆ）
−ＣＬＫ）を生成する第一分周回路（２Ａ）と、４分周
して９０度ずつ位相の異なる１０ＭＨｚの４種類のクロ
ック信号（ＳＡ）、 （Ｓ、）、 （Ｓｏ）。
信号（Ｓ−ＣＬＫ）である周波数４０ＭＨｚのクロック
信号を８分周して５ＭＨｚのデータクロック信号（ｆ）
−ＣＬＫ）を生成する第一分周回路（２Ａ）と、４分周
して９０度ずつ位相の異なる１０ＭＨｚの４種類のクロ
ック信号（ＳＡ）、 （Ｓ、）、 （Ｓｏ）。
（ＳＤ）を生成する第二分周回路（２Ｂ）で構成してあ
る。
る。
第二分周回路（２Ｂ）の出力信号である４種類のクロッ
ク信号（ＳＡ）、 （ＳＢ）、 （Ｓｏ）、 （ＳＤ）
、及び、伝送すべき２ビツトのベースバンド信号（Ｓ、
）、 （Ｓ、）は、論理変調回路（３）であるマルチプ
レクサに入力してあり、前記データクロック信号（Ｄ−
ＣＬＫ）の立ち下かりエツジで、そのときのベースバン
ド信号（Ｓ、）、 （Ｓ、）の論理に基づき４種類のク
ロック信号（ＳＡ）、 （Ｓ、）、 （Ｓｃ）、 （Ｓ
、）のうち−信号か選択出力される。
ク信号（ＳＡ）、 （ＳＢ）、 （Ｓｏ）、 （ＳＤ）
、及び、伝送すべき２ビツトのベースバンド信号（Ｓ、
）、 （Ｓ、）は、論理変調回路（３）であるマルチプ
レクサに入力してあり、前記データクロック信号（Ｄ−
ＣＬＫ）の立ち下かりエツジで、そのときのベースバン
ド信号（Ｓ、）、 （Ｓ、）の論理に基づき４種類のク
ロック信号（ＳＡ）、 （Ｓ、）、 （Ｓｃ）、 （Ｓ
、）のうち−信号か選択出力される。
即ち、データ伝送速度が１０Ｍｂｐｓの位相変調信号と
なる。
なる。
ミキサ回路（４）は、周波数か１０ＭＨｚとなる論理変
調回路（３）の出力信号（Ｓｏｕｔ）と、周波数１５０
ＭＨｚの基準搬送波信号とをミックスアップして、１５
０±１０ＭＨｚの送信周波数に変換する。
調回路（３）の出力信号（Ｓｏｕｔ）と、周波数１５０
ＭＨｚの基準搬送波信号とをミックスアップして、１５
０±１０ＭＨｚの送信周波数に変換する。
以下に本発明の別実施例を説明する。
先の実施例では、４相位相変調（Ｑ Ｐ Ｓ Ｋ）につ
いて説明しているか、変調方式はこれに限定するもので
はなく、２相位相変調（ＢＰＳＫ）や他の多相位相変調
に適用できる。
いて説明しているか、変調方式はこれに限定するもので
はなく、２相位相変調（ＢＰＳＫ）や他の多相位相変調
に適用できる。
クロック信号発振回路の発振周波数や、分周回路の分周
比、或いは、クロック信号発振回路や分周回路自体はこ
れに限定するものてはなく任意である。
比、或いは、クロック信号発振回路や分周回路自体はこ
れに限定するものてはなく任意である。
送信周波数に変換する回路としては、第３図に示すよう
に、ミキサ回路の代わりに、てい倍回路（４′）を用い
てもよい。
に、ミキサ回路の代わりに、てい倍回路（４′）を用い
てもよい。
論理変調回路（３）としては、第４図及び第５図に示す
ように、Ｎ相位相変調に対応してＮビットのプリロード
カウンタ（３Ａ）を用いて構成することができる。
ように、Ｎ相位相変調に対応してＮビットのプリロード
カウンタ（３Ａ）を用いて構成することができる。
例えば、４相位相変調では、クロック信号発振回路（１
）の出力信号（Ｓ−ＣＬＫ）である周波数４０ＭＨｚの
クロック信号を４分周するプリロードカウンタ（３Ａ）
に、２ビツトのベースバンド信号（Ｓ、）、 （Ｓ、）
をプリロードデータとして入力して、８分周されたデー
タクロック信号（Ｄ−ＣＬＫ）の立ち上かりエツジに同
期してカウントアツプしてゆくことで、９０度ずつ位相
の異なる１０ＭＨｚの４種類のクロック信号（ＳＡ’
）、 （Ｓ Ｂ’ ）。
）の出力信号（Ｓ−ＣＬＫ）である周波数４０ＭＨｚの
クロック信号を４分周するプリロードカウンタ（３Ａ）
に、２ビツトのベースバンド信号（Ｓ、）、 （Ｓ、）
をプリロードデータとして入力して、８分周されたデー
タクロック信号（Ｄ−ＣＬＫ）の立ち上かりエツジに同
期してカウントアツプしてゆくことで、９０度ずつ位相
の異なる１０ＭＨｚの４種類のクロック信号（ＳＡ’
）、 （Ｓ Ｂ’ ）。
（Ｓ、’ ）、 （Ｓ、’ ）を生成出力することにな
る。
る。
尚、特許請求の範囲の項に図面との対照を便利にする為
に符号を記すが、該記入により本発明は添付図面の構成
に限定されるものではない。
に符号を記すが、該記入により本発明は添付図面の構成
に限定されるものではない。
図面は本発明に係るデジタル信号変調装置の実施例を示
し、第１図はブロック構成図、第２図はタイミングチャ
ートである。 第３図乃至第５図は別実施例を示し、第３図はてい倍回
路図、第４図はブロック構成図、第５図はタイミングチ
ャートである。 （１）・・・・・・クロック信号発振回路、（２）・・
・・・・分周回路、（３）・・・・・・論理変調回路。
し、第１図はブロック構成図、第２図はタイミングチャ
ートである。 第３図乃至第５図は別実施例を示し、第３図はてい倍回
路図、第４図はブロック構成図、第５図はタイミングチ
ャートである。 （１）・・・・・・クロック信号発振回路、（２）・・
・・・・分周回路、（３）・・・・・・論理変調回路。
Claims (1)
- クロック信号発振回路（１）と、そのクロック信号発振
回路（１）の出力信号を位相の異なる複数のクロック信
号に分周する分周回路（２）と、伝送すべきデジタル信
号に基づいて前記分周回路（２）からの位相の異なるク
ロック信号を選択的に出力する論理変調回路（３）とで
構成してあるデジタル信号変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25633390A JPH04133545A (ja) | 1990-09-25 | 1990-09-25 | デジタル信号変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25633390A JPH04133545A (ja) | 1990-09-25 | 1990-09-25 | デジタル信号変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133545A true JPH04133545A (ja) | 1992-05-07 |
Family
ID=17291219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25633390A Pending JPH04133545A (ja) | 1990-09-25 | 1990-09-25 | デジタル信号変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125704A (ja) * | 1994-10-25 | 1996-05-17 | Fukushima Nippon Denki Kk | マルチモード位相変調器 |
-
1990
- 1990-09-25 JP JP25633390A patent/JPH04133545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125704A (ja) * | 1994-10-25 | 1996-05-17 | Fukushima Nippon Denki Kk | マルチモード位相変調器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627499A (en) | Digital modulator and upconverter having single-bit delta-sigma data converters | |
| JPH0681169B2 (ja) | 直角変調の方法とその装置 | |
| US5020075A (en) | Direct sequence spread spectrum modulation apparatus | |
| JPH04238439A (ja) | デジタル直交変調器 | |
| US5652552A (en) | Phase modulator | |
| JP3434627B2 (ja) | クロック発生回路 | |
| JP4068415B2 (ja) | 位相偏移変調方式の変調器 | |
| US5942955A (en) | Quasi-GMSK modulator | |
| US4500856A (en) | Simplified minimum shift keying modulator | |
| JPH04133545A (ja) | デジタル信号変調装置 | |
| US5838208A (en) | Modulation of transmission data signal in sychronous with transmission clock signal | |
| GB2268378A (en) | Time division multiplex radio transmission | |
| JP2542263B2 (ja) | ディジタル式ｆｍ変調器 | |
| US5825805A (en) | Spread spectrum communication system | |
| JP3368936B2 (ja) | ダイレクトコンバージョンｆｓｋ受信機 | |
| JPS62169554A (ja) | 直交変調器の象限管理回路 | |
| JP2905503B2 (ja) | ディジタル式クロック発生装置 | |
| JPS5840387B2 (ja) | デイジタル形ｆｍ変調器 | |
| JPS59161157A (ja) | デジタル処理形位相変調回路 | |
| JP3398989B2 (ja) | Ｐｓｋ変調装置 | |
| JPH06232838A (ja) | スペクトラム拡散送受信機 | |
| JPS6036671B2 (ja) | デイジタル２値−３値変換回路 | |
| JP3008659B2 (ja) | Ｃｍｉ符号信号のクロック抽出回路 | |
| JPH1155036A (ja) | 周波数発生回路 | |
| JP3313403B2 (ja) | Ｑｐｓｋ変調器 |