JPH04134695A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04134695A JPH04134695A JP2254447A JP25444790A JPH04134695A JP H04134695 A JPH04134695 A JP H04134695A JP 2254447 A JP2254447 A JP 2254447A JP 25444790 A JP25444790 A JP 25444790A JP H04134695 A JPH04134695 A JP H04134695A
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- JP
- Japan
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- line
- clock
- write
- write pulse
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000011990 functional testing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に書込み時の性能測定
回路に関する。
回路に関する。
近年、メモリの高速化に伴ない、メモリ素子の中にレジ
スタを組み込み、クロック同期方式によって実効的な性
能向上を狙ったものがある。その−例として、第４図に
示すように、書込みデータ１１６が書込みデータレジス
タ１１にセットされ、線１２１からＲＡＭ１２に送出さ
れる。アドレス１１７はアドレスレジスタ１３にセット
され、線１２２からＲＡＭ１２に送出される。書込み要
求１１８は、書込み要求レジスタ１４にセットされ線１
２３から書込みパルス発生回路１５に送出される。クロ
ック１１９は、書込みデータレジスタ１１．アドレスレ
ジスタ１３．書込要求レジネタ１４をセットする。また
、書込みパルス発生回路１５にも送出されており、書込
パルス発生回路１５はクロック１１９のエツジと書込み
要求（線１２３）により、定められたタイミングで書込
みパルスを発生し、線１２４からＲＡＭ２に送出する。
スタを組み込み、クロック同期方式によって実効的な性
能向上を狙ったものがある。その−例として、第４図に
示すように、書込みデータ１１６が書込みデータレジス
タ１１にセットされ、線１２１からＲＡＭ１２に送出さ
れる。アドレス１１７はアドレスレジスタ１３にセット
され、線１２２からＲＡＭ１２に送出される。書込み要
求１１８は、書込み要求レジスタ１４にセットされ線１
２３から書込みパルス発生回路１５に送出される。クロ
ック１１９は、書込みデータレジスタ１１．アドレスレ
ジスタ１３．書込要求レジネタ１４をセットする。また
、書込みパルス発生回路１５にも送出されており、書込
パルス発生回路１５はクロック１１９のエツジと書込み
要求（線１２３）により、定められたタイミングで書込
みパルスを発生し、線１２４からＲＡＭ２に送出する。
ＲＡＭ２は線１２２が示すアドレスに対して、線１２１
が示すデータを書込む。また、読出されたデータは、線
１２０から送出する。
が示すデータを書込む。また、読出されたデータは、線
１２０から送出する。
このような従来の半導体メモリでは、クロック１１９に
よって、アドレス、データがセットされ、書込みパルス
を内部で生成する。
よって、アドレス、データがセットされ、書込みパルス
を内部で生成する。
このような従来の半導体メモリにおいては、書込みパル
ス発生回路１５を内蔵しており、クロック１１９により
固定されたタイミングで書込みパルスが生成されるため
、書込み時における性能測定が困難であった。
ス発生回路１５を内蔵しており、クロック１１９により
固定されたタイミングで書込みパルスが生成されるため
、書込み時における性能測定が困難であった。
本発明の目的は、前記問題点を解決し、書込み時におけ
る性能測定が容易にできるようにした半導体メモリを提
供することにある。
る性能測定が容易にできるようにした半導体メモリを提
供することにある。
本発明の半導体メモリの構成は、第１および第２のクロ
ック入力を備え、前記第１のクロックによりアドレスを
セットするアドレスレジスタと、前記第１のクロックに
より書込み要求をセットする書込み要求レジスタと、前
記書込み要求レジスタの圧力および前記第１または第２
のクロックの前縁から書込みパルスを生成する書込みパ
ルス発生回路とを備え、通常使用時には前記第１のクロ
ックのみを使用し、かつ機能試験時においては前記第１
および第２のクロックを使用するよう制御する手段を設
けたことを特徴とする。
ック入力を備え、前記第１のクロックによりアドレスを
セットするアドレスレジスタと、前記第１のクロックに
より書込み要求をセットする書込み要求レジスタと、前
記書込み要求レジスタの圧力および前記第１または第２
のクロックの前縁から書込みパルスを生成する書込みパ
ルス発生回路とを備え、通常使用時には前記第１のクロ
ックのみを使用し、かつ機能試験時においては前記第１
および第２のクロックを使用するよう制御する手段を設
けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体メモリを示すブロッ
ク図である。
ク図である。
第１図において、本実施例では、第１のクロック１０４
（クロックＡとする）は、分配回路６を通って、書込み
データレジスタ１．アドレスレジスタ３．書込み要求レ
ジスタ４．および書込みパルス発生回路５に対し、それ
ぞれ線１０７．線１０８、線１０９．および線１１３を
通って接続されている。書込みデータ１０１は、線１０
７より供給されるクロックＡにより、書込みデータレジ
スタ１にセットされる。セットされた書込みデータは、
線１１０からランダム・アクセス・メモリ（ＲＡＭ）２
に送出される。アドレス１０３は、線１０８より供給さ
れるクロックＡにより、アドレスレジスタ３にセットさ
れる。セットされたアドレスは、線１１１によりＲＡＭ
２に送出される。書込み要求１０３は、線１０９より供
給されるクロックＡにより、書込み要求レジスタ４にセ
ットされる。セットされた書込み要求は、線１１２によ
り書込みパルス発生回路５にセットされる。第２のクロ
ック１０５（クロックＢとする）は、遅延回路７を通っ
て、線１１４から書込みパルス発生回路５に供給される
。書込みパルス発生回路５は、線１１２より供給される
書込み要求。
（クロックＡとする）は、分配回路６を通って、書込み
データレジスタ１．アドレスレジスタ３．書込み要求レ
ジスタ４．および書込みパルス発生回路５に対し、それ
ぞれ線１０７．線１０８、線１０９．および線１１３を
通って接続されている。書込みデータ１０１は、線１０
７より供給されるクロックＡにより、書込みデータレジ
スタ１にセットされる。セットされた書込みデータは、
線１１０からランダム・アクセス・メモリ（ＲＡＭ）２
に送出される。アドレス１０３は、線１０８より供給さ
れるクロックＡにより、アドレスレジスタ３にセットさ
れる。セットされたアドレスは、線１１１によりＲＡＭ
２に送出される。書込み要求１０３は、線１０９より供
給されるクロックＡにより、書込み要求レジスタ４にセ
ットされる。セットされた書込み要求は、線１１２によ
り書込みパルス発生回路５にセットされる。第２のクロ
ック１０５（クロックＢとする）は、遅延回路７を通っ
て、線１１４から書込みパルス発生回路５に供給される
。書込みパルス発生回路５は、線１１２より供給される
書込み要求。
線１１３より供給されるクロックＡ、および線１１４よ
り供給されるクロックＢから書込みパルスを生成して、
線１１５からＲＡＭ２に対して送出する。ＲＡＭ２は、
線１１５からの書込みパルスがあれば、線１１１から供
給されたアドレスに対して線１１０から供給された書込
みデータを書込む。線１１５からの書込みパルスがなけ
れば、指定されたアドレスのデータを線１０６から出力
する。
り供給されるクロックＢから書込みパルスを生成して、
線１１５からＲＡＭ２に対して送出する。ＲＡＭ２は、
線１１５からの書込みパルスがあれば、線１１１から供
給されたアドレスに対して線１１０から供給された書込
みデータを書込む。線１１５からの書込みパルスがなけ
れば、指定されたアドレスのデータを線１０６から出力
する。
第２図は第１図における書込パルス発生回路５を詳細に
示したブロック図である。第２図において、線１１３（
クロックＡ）および線１１４（クロックＢ）はゲート回
路８に接続されている。ゲート回路８は、線１１３と線
１１４の論理和をとって、出力の１つは線１１７から遅
延回路１０に送出される。遅延回路１０は、線１１７の
入力を一定時間遅らせて線１１８から送出する。ゲート
回路８の他の出力線１１６は、ゲート回路９に接続され
ている。ゲート回路９は、線１１８．遅延回路１０の出
力線工１８．および書込み要求信号線１１２の論理和を
とって、線１１５からＲＡＭ２に対して書込みパルスを
出力する。
示したブロック図である。第２図において、線１１３（
クロックＡ）および線１１４（クロックＢ）はゲート回
路８に接続されている。ゲート回路８は、線１１３と線
１１４の論理和をとって、出力の１つは線１１７から遅
延回路１０に送出される。遅延回路１０は、線１１７の
入力を一定時間遅らせて線１１８から送出する。ゲート
回路８の他の出力線１１６は、ゲート回路９に接続され
ている。ゲート回路９は、線１１８．遅延回路１０の出
力線工１８．および書込み要求信号線１１２の論理和を
とって、線１１５からＲＡＭ２に対して書込みパルスを
出力する。
以上の様な構成で、本発明の一実施例の動作を説明する
。ここで、各レジスタ１．３．４は、立下りのエツジで
データをセットするものとする。
。ここで、各レジスタ１．３．４は、立下りのエツジで
データをセットするものとする。
まず、通常の動作時においては、線１０６（クロックＢ
）を値“０”に固定して使用する。このときの動作を第
３図（Ａ）に示す。書込み要求（線１０３）が値“１”
であれば、書込み要求レジスタ４に値“１”がセットさ
れ、書込みパルス（線１１５）が生成される。このタイ
ミングは固定であり、書込み時の性能を測定することは
できない。また、書込み要求が値“Ｏ′であれば、線１
１２は値“０″となるので、線１１５も値“Ｏ”となり
、書込みは抑止される。
）を値“０”に固定して使用する。このときの動作を第
３図（Ａ）に示す。書込み要求（線１０３）が値“１”
であれば、書込み要求レジスタ４に値“１”がセットさ
れ、書込みパルス（線１１５）が生成される。このタイ
ミングは固定であり、書込み時の性能を測定することは
できない。また、書込み要求が値“Ｏ′であれば、線１
１２は値“０″となるので、線１１５も値“Ｏ”となり
、書込みは抑止される。
次に、機能試験時について説明する。このときは第３図
（Ｂ）に示す様に、クロックＢ（線１０５）を用いる。
（Ｂ）に示す様に、クロックＢ（線１０５）を用いる。
この場合は、書込み要求（線１０３）が値“１”であれ
ば、書込みパルス発生回路５は、線１１４から入力され
るクロックＢのエツジによって、書込みパルスを発生す
る。他の動作は、通常の動作時と同じである。クロック
ＡとクロックＢとは、独立に設定できるので、クロック
Ａに対しクロックＢのタイミングをたとえばΔｔだけは
やく設定すれば、書込みパルスが通常よりΔｔだけシフ
トする。
ば、書込みパルス発生回路５は、線１１４から入力され
るクロックＢのエツジによって、書込みパルスを発生す
る。他の動作は、通常の動作時と同じである。クロック
ＡとクロックＢとは、独立に設定できるので、クロック
Ａに対しクロックＢのタイミングをたとえばΔｔだけは
やく設定すれば、書込みパルスが通常よりΔｔだけシフ
トする。
以上説明したように、本発明は、アドレスレジスタ、書
込み要求レジスタ、書込みパルス発生回路を宵するメモ
リにおいて、書込パルス発生回路に通常には使用しない
、独立したクロックを与えルコトにより、書込みパルス
のタイミングを任意に設定できるので、書込み時の性能
を容易におこなうことができるという効果を有する。
込み要求レジスタ、書込みパルス発生回路を宵するメモ
リにおいて、書込パルス発生回路に通常には使用しない
、独立したクロックを与えルコトにより、書込みパルス
のタイミングを任意に設定できるので、書込み時の性能
を容易におこなうことができるという効果を有する。
たとえば、第３図（Ａ）においては、書込み系のタイミ
ングは固定であるが、第３図（Ｂ）に示す様に、クロッ
クＢがΔｔだけシフトすれは、書込みパルスもΔｔだけ
シフトするので、タイミングの設定範囲が広がり、書込
み系の性能（第３図（Ｂ）においてはｊ ＳＡ）を測定
することができる。
ングは固定であるが、第３図（Ｂ）に示す様に、クロッ
クＢがΔｔだけシフトすれは、書込みパルスもΔｔだけ
シフトするので、タイミングの設定範囲が広がり、書込
み系の性能（第３図（Ｂ）においてはｊ ＳＡ）を測定
することができる。
第１図は本発明の一実施例の半導体メモリのブロック図
、第２図は第１図に示した書込みパルス発生回路の内容
を示すブロック図、第３図（Ａ）、第３図（Ｂ）はいず
れも本発明の一実施例の動作を示すタイミング図、第４
図は従来の半導体メモリを示すブロック図である。 １．１１・・・データレジスタ、２．１２・・・ＲＡＭ
１３．１３・・・アドレスレジスタ、４．１４・・・レ
ジスタ、５．１５・・・書込みパルス発生回路、６・・
・分配回路、７，１０・・・遅延回路、８，９・・・ゲ
ート。
、第２図は第１図に示した書込みパルス発生回路の内容
を示すブロック図、第３図（Ａ）、第３図（Ｂ）はいず
れも本発明の一実施例の動作を示すタイミング図、第４
図は従来の半導体メモリを示すブロック図である。 １．１１・・・データレジスタ、２．１２・・・ＲＡＭ
１３．１３・・・アドレスレジスタ、４．１４・・・レ
ジスタ、５．１５・・・書込みパルス発生回路、６・・
・分配回路、７，１０・・・遅延回路、８，９・・・ゲ
ート。
Claims (1)
- 第１および第２のクロック入力を備え、前記第１のクロ
ックによりアドレスをセットするアドレスレジスタと、
前記第１のクロックにより書込み要求をセットする書込
み要求レジスタと、前記書込み要求レジスタの出力およ
び前記第１または第２のクロックの前縁から書込みパル
スを生成する書込みパルス発生回路とを備え、通常使用
時には前記第１のクロックのみを使用し、かつ機能試験
時においては前記第１および第２のクロックを使用する
よう制御する手段を設けたことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254447A JPH04134695A (ja) | 1990-09-25 | 1990-09-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254447A JPH04134695A (ja) | 1990-09-25 | 1990-09-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134695A true JPH04134695A (ja) | 1992-05-08 |
Family
ID=17265137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254447A Pending JPH04134695A (ja) | 1990-09-25 | 1990-09-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000157B2 (en) | 2006-02-28 | 2011-08-16 | Fujitsu Limited | RAM macro and timing generating circuit thereof |
-
1990
- 1990-09-25 JP JP2254447A patent/JPH04134695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000157B2 (en) | 2006-02-28 | 2011-08-16 | Fujitsu Limited | RAM macro and timing generating circuit thereof |
| JP4957719B2 (ja) * | 2006-02-28 | 2012-06-20 | 富士通株式会社 | Ｒａｍマクロ、そのタイミング生成回路 |
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