JPH04134698A - テスト回路付きｒｏｍ - Google Patents
テスト回路付きｒｏｍInfo
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- JPH04134698A JPH04134698A JP2251922A JP25192290A JPH04134698A JP H04134698 A JPH04134698 A JP H04134698A JP 2251922 A JP2251922 A JP 2251922A JP 25192290 A JP25192290 A JP 25192290A JP H04134698 A JPH04134698 A JP H04134698A
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- rom
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- test
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テスト回路付きＲＯＭ （Ｒｅａｄ Ｏｎｌ
ｙＭｅｍｏｒｙ ：読出し専用メモリ）に関するもので
、特に、試験所要時間の短縮化を図ったものである。
ｙＭｅｍｏｒｙ ：読出し専用メモリ）に関するもので
、特に、試験所要時間の短縮化を図ったものである。
従来、ＲＯＭ単体、例えば製造段階で情報の書込みが行
われてデータの変更の不可能なマスクＲＯＭや電気的に
プログラムができて紫外線の照射により消去もできるＥ
ＰＲＯＭ、あるいはプログラムも消去も電気的にできる
ＥＥＲＯＭ等の単体。
われてデータの変更の不可能なマスクＲＯＭや電気的に
プログラムができて紫外線の照射により消去もできるＥ
ＰＲＯＭ、あるいはプログラムも消去も電気的にできる
ＥＥＲＯＭ等の単体。
のＬＳＩ（大規模集積回路）のテストでは、全てのメモ
リセルからの記憶情報を順番にテスタへ読出し、予め用
意しておいた正しい情報と一致するか否かを確認する方
式が採用されている。しかし。
リセルからの記憶情報を順番にテスタへ読出し、予め用
意しておいた正しい情報と一致するか否かを確認する方
式が採用されている。しかし。
カスタムＬＳＩに搭載されるＲＯＭでは、このようにチ
ップ外部から直接にテストを行うことは望ましくない。
ップ外部から直接にテストを行うことは望ましくない。
何故ならテスト時にはＬＳＩ外部からＲＯＭまで、アド
レス、制御信号など多くの信号を供給し、また読出しデ
ータを外部へ転送しなければならず、数多くの配線を必
要とすることがらチップサイズが大幅に増大してしまう
からである。
レス、制御信号など多くの信号を供給し、また読出しデ
ータを外部へ転送しなければならず、数多くの配線を必
要とすることがらチップサイズが大幅に増大してしまう
からである。
これに対処して、ＲＯＭの全セル情報を基に、一定の操
作を行うことによって得られる圧縮情報を、ＲＯＭ内容
が正しい場合に得られる圧縮情報と比較するテスト法が
文献〔１〕および〔２〕に提案されている。
作を行うことによって得られる圧縮情報を、ＲＯＭ内容
が正しい場合に得られる圧縮情報と比較するテスト法が
文献〔１〕および〔２〕に提案されている。
文献〔１〕ゼウス、他、′自己テスト機能付きＲＯＭ”
、アイ・ニス・ニス・シー・シー ダイジェスト オブ
テクニカル ペーパーズ、１７６−１７７頁、１９８
１年、２月（Ｕ、 Ｔｈｅｕｓ ｅｔ。
、アイ・ニス・ニス・シー・シー ダイジェスト オブ
テクニカル ペーパーズ、１７６−１７７頁、１９８
１年、２月（Ｕ、 Ｔｈｅｕｓ ｅｔ。
ａｌ、、 ”Ｓｅｌｆ−Ｔｅｓｔｉｎｇ ＲＯＭ Ｄｅ
ｖｉｃｅ、”ｌ５ＳＣＣＤｉｇｅｓｔｏｆ Ｔｅｃｈｎ
ｉｃａｌ ｐａｐｅｒｓ、 ｐｐ１７６−１７７、 Ｆ
ｅｂ、、１９８１）文献〔２〕ジエーン、他、″内蔵形
メモリの組み込み回路を使った自己テスト″、アイ・イ
ー・イー・イー デザイン アンド テスト オブ コ
ンピューターズ、第３巻、第５号、２７−３７頁、１９
８６年、１０月（Ｓ、 Ｋ、 Ｊａｉｎ ｅｔ、 ａｌ
、、 ”Ｂｕｉｌｔ−ｉｎ ５ｅｌｆ Ｔｅｓｔｉｎｇ
ｏｆ Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｉｅｓ、”、
ＩＥＥＥ Ｄｅｓｉｇｎ ａｎｄ Ｔｅ５ｔ ｏｆ Ｃ
ｏｍｐｕｔｅｒｓ、 Ｖｏｌ、３゜ｎｏ、５． ｐｐ
２７−３７． Ｏｃｔ、、１９８６）このテスト法を
読出しデータの圧縮に着目して、出力幅４ビツトのＲＯ
Ｍを例にとり、第４図により説明する。第４図において
、１１はＲＯＭ本体、１２□〜１２．は排他的論理和回
路、１３□〜１３４はＤフリップフロップ、１４は１２
．１３を含んでなるデータ圧縮回路、１５はＲＯＭのワ
ード選択回路と同期して入力されるシフトクロックの入
力端子、１６１〜１６４はＲＯＭのビット出力線である
。通常、データ圧縮回路としてはリニアフィードバック
シフトレジスタ（以下ＬＦＳＲと呼ぶ）を使う。ＬＦＳ
Ｒはシフトレジスタの一種であり、ＲＯＭからの出力１
ビツトに対してＤフリップフロップと排他的論理和回路
を１個ずつ使い、さらに特定のＤフリップフロップ同士
の排他的論理和をとりフィードバックをかける回路構成
に特徴がある。初期状態としてＤフリップフロップの出
力を“０”にセットする０次に、このデータ圧縮回路に
１シフトクロツク毎にＲＯＭからの読出しデータ（この
例では４ビツト）を１ワード毎に全ワードを順次入力す
る。全ワードに対して入力した結果、最終的に４個のＤ
フリップフロップに残る計４ビットのデータを圧縮デー
タと呼び、ＬＦＳＲに入力されたデータ列に対してユニ
ークに定まる。ＲＯＭの内部情報が正しいときの圧縮デ
ータは予めわかっている。したがって、これらの２つの
圧縮データを比較することにより、ＲＯＭが良品か否か
のテストが可能となる。
ｖｉｃｅ、”ｌ５ＳＣＣＤｉｇｅｓｔｏｆ Ｔｅｃｈｎ
ｉｃａｌ ｐａｐｅｒｓ、 ｐｐ１７６−１７７、 Ｆ
ｅｂ、、１９８１）文献〔２〕ジエーン、他、″内蔵形
メモリの組み込み回路を使った自己テスト″、アイ・イ
ー・イー・イー デザイン アンド テスト オブ コ
ンピューターズ、第３巻、第５号、２７−３７頁、１９
８６年、１０月（Ｓ、 Ｋ、 Ｊａｉｎ ｅｔ、 ａｌ
、、 ”Ｂｕｉｌｔ−ｉｎ ５ｅｌｆ Ｔｅｓｔｉｎｇ
ｏｆ Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｉｅｓ、”、
ＩＥＥＥ Ｄｅｓｉｇｎ ａｎｄ Ｔｅ５ｔ ｏｆ Ｃ
ｏｍｐｕｔｅｒｓ、 Ｖｏｌ、３゜ｎｏ、５． ｐｐ
２７−３７． Ｏｃｔ、、１９８６）このテスト法を
読出しデータの圧縮に着目して、出力幅４ビツトのＲＯ
Ｍを例にとり、第４図により説明する。第４図において
、１１はＲＯＭ本体、１２□〜１２．は排他的論理和回
路、１３□〜１３４はＤフリップフロップ、１４は１２
．１３を含んでなるデータ圧縮回路、１５はＲＯＭのワ
ード選択回路と同期して入力されるシフトクロックの入
力端子、１６１〜１６４はＲＯＭのビット出力線である
。通常、データ圧縮回路としてはリニアフィードバック
シフトレジスタ（以下ＬＦＳＲと呼ぶ）を使う。ＬＦＳ
Ｒはシフトレジスタの一種であり、ＲＯＭからの出力１
ビツトに対してＤフリップフロップと排他的論理和回路
を１個ずつ使い、さらに特定のＤフリップフロップ同士
の排他的論理和をとりフィードバックをかける回路構成
に特徴がある。初期状態としてＤフリップフロップの出
力を“０”にセットする０次に、このデータ圧縮回路に
１シフトクロツク毎にＲＯＭからの読出しデータ（この
例では４ビツト）を１ワード毎に全ワードを順次入力す
る。全ワードに対して入力した結果、最終的に４個のＤ
フリップフロップに残る計４ビットのデータを圧縮デー
タと呼び、ＬＦＳＲに入力されたデータ列に対してユニ
ークに定まる。ＲＯＭの内部情報が正しいときの圧縮デ
ータは予めわかっている。したがって、これらの２つの
圧縮データを比較することにより、ＲＯＭが良品か否か
のテストが可能となる。
一方、 Ｄ ＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ：ダイナミック・
ラム）における、従来の、書込み／続出し動作を第６図
を用いて説明する。
ｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ：ダイナミック・
ラム）における、従来の、書込み／続出し動作を第６図
を用いて説明する。
第６図において、６１は行デコーダ、６２はワードドラ
イバ、６３はマルチプレクサ・アンプ、６４は列デコー
ダ、６５は入力回路、６６は出力回路、６７は入出力端
である。合計ＭＸＮ個のメモリセルＣ１，１〜ＣＭ、Ｎ
がＭ行、Ｎ列のマトリクス状に配置され、ｍ行目（ｍは
１以上、Ｍ以下の整数）のメモリセルＣｍ、１〜Ｃｍ、
ＮがＭ本のワード線中のｍ番目のワード線ＷＬｍに共通
に接続され、ｎ列目（ｎは１以上、Ｎ以下の整数）のメ
モリセルＣ１、ｎ”ＣＭ、ｎがＮ本のビット線中のｎ番
目のビット線ｂｉｔｎに共通に接続されている。いま、
セルＣ２，２が選択されたとすると、ＷＬ２が立ち上が
り、２行目の全てのセルＣ２，１〜Ｃ２、Ｎがそれぞれ
同じ列のビット線と（Ｃ２，ｎに対してビット線ｂｉｔ
ｎ）電気的に接続される。これらのビット線のうち、セ
ルＣ２，２に接続されているビット線ｂｉｔ２のみがマ
ルチプレクサ・アンプ６３を介して入力回路６５、出力
回路６６と電気的に接続される。セルＣ２，２と入出力
回路とを結ぶこの経路を使ってデータの書込み／読出し
が行わする。
イバ、６３はマルチプレクサ・アンプ、６４は列デコー
ダ、６５は入力回路、６６は出力回路、６７は入出力端
である。合計ＭＸＮ個のメモリセルＣ１，１〜ＣＭ、Ｎ
がＭ行、Ｎ列のマトリクス状に配置され、ｍ行目（ｍは
１以上、Ｍ以下の整数）のメモリセルＣｍ、１〜Ｃｍ、
ＮがＭ本のワード線中のｍ番目のワード線ＷＬｍに共通
に接続され、ｎ列目（ｎは１以上、Ｎ以下の整数）のメ
モリセルＣ１、ｎ”ＣＭ、ｎがＮ本のビット線中のｎ番
目のビット線ｂｉｔｎに共通に接続されている。いま、
セルＣ２，２が選択されたとすると、ＷＬ２が立ち上が
り、２行目の全てのセルＣ２，１〜Ｃ２、Ｎがそれぞれ
同じ列のビット線と（Ｃ２，ｎに対してビット線ｂｉｔ
ｎ）電気的に接続される。これらのビット線のうち、セ
ルＣ２，２に接続されているビット線ｂｉｔ２のみがマ
ルチプレクサ・アンプ６３を介して入力回路６５、出力
回路６６と電気的に接続される。セルＣ２，２と入出力
回路とを結ぶこの経路を使ってデータの書込み／読出し
が行わする。
従来はこのような通常の書込み／続出し動作を使ってメ
モリテストを行っていたにのため、回の動作で１個のセ
ルに対する書込み（あるいは読出し）を扱えるのみであ
った。したがって、全セルに“Ｏ”を書込んだ後、全セ
ルから記憶データを読出して正しく“０″を読出せたか
否かをチエツクするような単純なテストでも、記憶容量
の２倍のアクセスを繰り返さねばならなかった。
モリテストを行っていたにのため、回の動作で１個のセ
ルに対する書込み（あるいは読出し）を扱えるのみであ
った。したがって、全セルに“Ｏ”を書込んだ後、全セ
ルから記憶データを読出して正しく“０″を読出せたか
否かをチエツクするような単純なテストでも、記憶容量
の２倍のアクセスを繰り返さねばならなかった。
そこでＤＲＡＭにおいては、以下に述べるようなライン
モードテストと呼ばれるテスト時間短縮技術が文献〔３
〕に提案されている。
モードテストと呼ばれるテスト時間短縮技術が文献〔３
〕に提案されている。
文献〔３〕井上、他、”ＶＬＳＩメモリ用並列試験技術
”１９８７年国際テスト・コンファランス議事録、１０
６６−１０７１頁（Ｊ、 Ｉｎｏｕｅ ｅｔ。
”１９８７年国際テスト・コンファランス議事録、１０
６６−１０７１頁（Ｊ、 Ｉｎｏｕｅ ｅｔ。
ａｌ、、 ”Ｐａｒａｌｌｅｌ Ｔｅｓｔｉｎｇ Ｔｅ
ｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩＭｅｍｏｒｉｅｓ
、’ Ｐｒｏｃ、１９８７ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｔｅ５ｔＣｏｎｆｅｒｅｎｃｅ、 ｐｐ、１
０６６−１０７１）前述のように、ワード線が立ち上が
ればそのワード線に接続した１行のセル全てがそれぞれ
ビット線と電気的に接続される。したがって、各ビット
線にテスト用回路を付加すれば、１行のセルに対し同時
にテストが行える。これを第７図によって説明する。第
７図において、７１□〜７１Ｎはテスト用付加回路、７
２はバッファ、７３はバッファ７２の出力端子、７４は
書込み回路、７５はワイヤードオア回路である。ここで
は、１行分のセルに“０″を書込んだ後、正しく ＪＩ
ＯＩＰを読出せるか否かをチエツクする場合を例に説
明する。各ビット線には書込み回路とワイヤードオア回
路とから成るテスト用付加回路が付加されている。書込
み時は各ビット線に設けた書込み回路より同時にセルに
対する書込みを行う。読出し時はセルからビット線に読
出されたデータを通常の読出し動作と同様にアンプで増
幅しワイヤードオア回路に入力して、結果を外部に読出
す。もし全てのビット線上のデータが“０”ならワイヤ
ードオア回路の出力は“１”、一つでも“１”があれば
“０”となり、全セルが正しく動作したか否かのチエツ
クが１行分同時に行える。ＩＭｂ （メガ・ビット）以
上の記憶容量のＤＲＡＭでは１行に含まれるセルの個数
は１００〜１０００個程度であるから。
ｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩＭｅｍｏｒｉｅｓ
、’ Ｐｒｏｃ、１９８７ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｔｅ５ｔＣｏｎｆｅｒｅｎｃｅ、 ｐｐ、１
０６６−１０７１）前述のように、ワード線が立ち上が
ればそのワード線に接続した１行のセル全てがそれぞれ
ビット線と電気的に接続される。したがって、各ビット
線にテスト用回路を付加すれば、１行のセルに対し同時
にテストが行える。これを第７図によって説明する。第
７図において、７１□〜７１Ｎはテスト用付加回路、７
２はバッファ、７３はバッファ７２の出力端子、７４は
書込み回路、７５はワイヤードオア回路である。ここで
は、１行分のセルに“０″を書込んだ後、正しく ＪＩ
ＯＩＰを読出せるか否かをチエツクする場合を例に説
明する。各ビット線には書込み回路とワイヤードオア回
路とから成るテスト用付加回路が付加されている。書込
み時は各ビット線に設けた書込み回路より同時にセルに
対する書込みを行う。読出し時はセルからビット線に読
出されたデータを通常の読出し動作と同様にアンプで増
幅しワイヤードオア回路に入力して、結果を外部に読出
す。もし全てのビット線上のデータが“０”ならワイヤ
ードオア回路の出力は“１”、一つでも“１”があれば
“０”となり、全セルが正しく動作したか否かのチエツ
クが１行分同時に行える。ＩＭｂ （メガ・ビット）以
上の記憶容量のＤＲＡＭでは１行に含まれるセルの個数
は１００〜１０００個程度であるから。
このようなテスト法を採用すれば、大容量化に比例して
個数の増えるセルのテスト時間が１／１００〜１／１０
００に短縮されることになる。
個数の増えるセルのテスト時間が１／１００〜１／１０
００に短縮されることになる。
もし、上述したＤＲＡＭに対するラインモードテストが
ＲＯＭにも適用できて、第４図について説明したデータ
圧縮回路（ＬＦＳＲ）１４によりデータ圧縮ができれば
、ＲＯＭのテスト時間が大幅に短縮できることになるが
、しかし、ＲＯＭの場合には以下に述べるような問題が
ある。
ＲＯＭにも適用できて、第４図について説明したデータ
圧縮回路（ＬＦＳＲ）１４によりデータ圧縮ができれば
、ＲＯＭのテスト時間が大幅に短縮できることになるが
、しかし、ＲＯＭの場合には以下に述べるような問題が
ある。
即ち、ＤＲＡＭの場合は、ＤＲＡＭセルは２素子で構成
され、しかもラインモードテストのために各ビット線に
付加される回路は、第８図に例示するように５素子／２
セルで構成できる（文献：松材、他″超大容量メモリに
適した試験効率化技術”、昭和６２年、電子情報通信学
会半導体・材料部門全国大会、１６５参照）。従って、
セルの横方向（図面において）のピッチ寸法内でレイア
ウトが可能であった。これに対し、ラインモードテスト
をＲＯＭに適用してデータ圧縮回路でデータ圧縮するた
めには、各ビット線にＤフリップフロップと排他的論理
和回路を付加しなければならない。このためには、第５
図（ａ）にＤフリップフロップの回路例を、（ｂ）に排
他的論理和の回路例を示すように、素子数の少ないダイ
ナミック形でも１５個の素子を必要とする上、ＲＯＭセ
ルは１素子で構成される。このため、１個のＲＯＭセル
の寸法内に、これらの１５個の素子より成る回路のレイ
アウトを行うことは到底不可能である。
され、しかもラインモードテストのために各ビット線に
付加される回路は、第８図に例示するように５素子／２
セルで構成できる（文献：松材、他″超大容量メモリに
適した試験効率化技術”、昭和６２年、電子情報通信学
会半導体・材料部門全国大会、１６５参照）。従って、
セルの横方向（図面において）のピッチ寸法内でレイア
ウトが可能であった。これに対し、ラインモードテスト
をＲＯＭに適用してデータ圧縮回路でデータ圧縮するた
めには、各ビット線にＤフリップフロップと排他的論理
和回路を付加しなければならない。このためには、第５
図（ａ）にＤフリップフロップの回路例を、（ｂ）に排
他的論理和の回路例を示すように、素子数の少ないダイ
ナミック形でも１５個の素子を必要とする上、ＲＯＭセ
ルは１素子で構成される。このため、１個のＲＯＭセル
の寸法内に、これらの１５個の素子より成る回路のレイ
アウトを行うことは到底不可能である。
本発明の目的は、上記の問題を解決し、ＲＯＭテストに
ラインモードテスト法を適用する場合にもＲＯＭセル寸
法内での検査回路のレイアウトを可能とし、これにより
、ラインモードテスト結果の圧縮を可能としてＲＯＭテ
スト時間の大幅な短縮化を可能とする構成を備えたテス
ト回路付きＲＯＭを提供することにある。
ラインモードテスト法を適用する場合にもＲＯＭセル寸
法内での検査回路のレイアウトを可能とし、これにより
、ラインモードテスト結果の圧縮を可能としてＲＯＭテ
スト時間の大幅な短縮化を可能とする構成を備えたテス
ト回路付きＲＯＭを提供することにある。
上記目的を達成するために、本発明においては、ＭＸＮ
個のメモリセルをＭ行、Ｎ列のマトリクス状に配置し、
ｍ行目（１≦ｍ Ｓ Ｍ ）のメモリセルをＭ本のワー
ド線中のｍ番目のワード線に共通に接続し、ｎ列目（１
≦ｎ≦Ｎ）のメモリセルをＮ本のビット線中のｎ番目の
ビット線に共通に接続した構成のＲＯＭに、複数の入力
に対して一定の関係を有する１個の出力を発生する検査
回路の複数個と、データ圧縮回路とを設け、各群内にそ
れぞれ複数本ずつのビット線を含むようにＮ本のビット
線を複数群に分割して同一群内の複数本のビット線デー
タを対応する検査回路に入力して１つの出力にまとめ、
各検査回路からの出力をデータ圧縮回路に接続する構成
のテスト回路付きＲＯＭとする。
個のメモリセルをＭ行、Ｎ列のマトリクス状に配置し、
ｍ行目（１≦ｍ Ｓ Ｍ ）のメモリセルをＭ本のワー
ド線中のｍ番目のワード線に共通に接続し、ｎ列目（１
≦ｎ≦Ｎ）のメモリセルをＮ本のビット線中のｎ番目の
ビット線に共通に接続した構成のＲＯＭに、複数の入力
に対して一定の関係を有する１個の出力を発生する検査
回路の複数個と、データ圧縮回路とを設け、各群内にそ
れぞれ複数本ずつのビット線を含むようにＮ本のビット
線を複数群に分割して同一群内の複数本のビット線デー
タを対応する検査回路に入力して１つの出力にまとめ、
各検査回路からの出力をデータ圧縮回路に接続する構成
のテスト回路付きＲＯＭとする。
本発明の構成によれば、メモリセルの複数個ごとに１個
の検査回路およびデータ圧縮回路を設ければ良く、レイ
アウトのための領域は従来の複数倍に広がり、これによ
り検査回路のレイアウトが可能となり、従来不可能であ
ったラインモードテスト結果の圧縮ができるようになり
、極めて高速なＲＯＭテストを実現できるようになる。
の検査回路およびデータ圧縮回路を設ければ良く、レイ
アウトのための領域は従来の複数倍に広がり、これによ
り検査回路のレイアウトが可能となり、従来不可能であ
ったラインモードテスト結果の圧縮ができるようになり
、極めて高速なＲＯＭテストを実現できるようになる。
〔実施例 １〕
本発明の第１の実施例を第１図に示す。第１図において
、３１は出カバソファ、３２はプリチャージクロック、
３３□、２．３３．、、はそれぞれ２ビツト検査回路、
３４い３４□は各２ビツト検査回路の出力端、３５はデ
ータ圧縮回路の出力端、３６はプリチャージトランジス
タ、Ｃ１，１〜Ｃ２，４は２行、４列に配置されたメモ
リセル、Ｖ ｃ ｃはトランシタ駆動用の電源である。
、３１は出カバソファ、３２はプリチャージクロック、
３３□、２．３３．、、はそれぞれ２ビツト検査回路、
３４い３４□は各２ビツト検査回路の出力端、３５はデ
ータ圧縮回路の出力端、３６はプリチャージトランジス
タ、Ｃ１，１〜Ｃ２，４は２行、４列に配置されたメモ
リセル、Ｖ ｃ ｃはトランシタ駆動用の電源である。
本実施例と従来例との構成上の差異は次の点である。従
来は読出されたビット線データをそのままデータ圧縮回
路に入力していたが、本実施例では、まず２ビツト検査
回路を用いて、２個のビット線データ毎に、例えば２情
報の和が偶数か奇数かの検査を行い、その検査結果をデ
ータ圧縮回路に入力する。図に示すように、２ビツト検
査回路は３素子のみで構成され、セル２個分の寸法で十
分レイアウトできる。
来は読出されたビット線データをそのままデータ圧縮回
路に入力していたが、本実施例では、まず２ビツト検査
回路を用いて、２個のビット線データ毎に、例えば２情
報の和が偶数か奇数かの検査を行い、その検査結果をデ
ータ圧縮回路に入力する。図に示すように、２ビツト検
査回路は３素子のみで構成され、セル２個分の寸法で十
分レイアウトできる。
第１図を使ってテスト法を具体的に説明する。
この図では２行×４列のセルアレイを想定し、セルトラ
ンジスタのドレインがビット線から電気的に離れている
場合を４１１ ′Ｉ、電気的に接続されている場合を“
０”に対応させている。従って予めプリチャージトラン
ジスタ３６によりハイレベルに充電しておいたビット線
の電荷は、′１”ならそのまま保たれ、′０”ならロウ
レベルに引き抜かれる。１行目が選択されたとして動作
を説明する。１番目のワード線ＷＬＩが立ち上がり、１
行目のＣ１，１〜Ｃ１，４が全て選択される。記憶情報
によりビット線ｂｉｔｌ〜ｂｉｔ４の電位がハイレベル
またはロウレベルに決まる。これらのビット線に読出さ
れた信号は、まず２ビツトずつ、２ビツト検査回路３３
□、２．３３．．４に入力され、次にその検査結果がそ
れぞれの出力端３４い３４□を介してデータ圧縮回路１
４に転送される。
ンジスタのドレインがビット線から電気的に離れている
場合を４１１ ′Ｉ、電気的に接続されている場合を“
０”に対応させている。従って予めプリチャージトラン
ジスタ３６によりハイレベルに充電しておいたビット線
の電荷は、′１”ならそのまま保たれ、′０”ならロウ
レベルに引き抜かれる。１行目が選択されたとして動作
を説明する。１番目のワード線ＷＬＩが立ち上がり、１
行目のＣ１，１〜Ｃ１，４が全て選択される。記憶情報
によりビット線ｂｉｔｌ〜ｂｉｔ４の電位がハイレベル
またはロウレベルに決まる。これらのビット線に読出さ
れた信号は、まず２ビツトずつ、２ビツト検査回路３３
□、２．３３．．４に入力され、次にその検査結果がそ
れぞれの出力端３４い３４□を介してデータ圧縮回路１
４に転送される。
このような構成とすることにより、データ圧縮回路は２
セルに１偏設ければ良く、レイアウトのための領域は２
倍に広がる。もし２セル分の寸法で足りなければ、第２
図に例示するように、２ビツト検査回路をツリー状に接
続する方法で多ビット化すればよい、なお、検査回路は
、複数の入力の和が偶数か奇数かを決める方式のものに
限定されるものでは無く、入力と出力との関係が一定で
あればよい。
セルに１偏設ければ良く、レイアウトのための領域は２
倍に広がる。もし２セル分の寸法で足りなければ、第２
図に例示するように、２ビツト検査回路をツリー状に接
続する方法で多ビット化すればよい、なお、検査回路は
、複数の入力の和が偶数か奇数かを決める方式のものに
限定されるものでは無く、入力と出力との関係が一定で
あればよい。
本実施例構成によれば、従来不可能であったラインモー
ドテスト結果の圧縮が可能となることから、極めて高速
なＲＯＭテストを実現することができる。ただし、各ビ
ット線ごとにデータ圧縮回路を設ける構成に比べ故障検
出率は低下する。例えば、同じ検査回路に入る２本の入
力が共に間違っていれば、検査回路の出力は、正しいデ
ータが入力された場合と同じであり、故障は検出できな
い。しかし、規則性のない故障（ランダムエラー）や、
１行あるいは１列が全て故障するような症状、つまりメ
モリで多くみられる故障を発見することは、極めて高い
確率で可能である。
ドテスト結果の圧縮が可能となることから、極めて高速
なＲＯＭテストを実現することができる。ただし、各ビ
ット線ごとにデータ圧縮回路を設ける構成に比べ故障検
出率は低下する。例えば、同じ検査回路に入る２本の入
力が共に間違っていれば、検査回路の出力は、正しいデ
ータが入力された場合と同じであり、故障は検出できな
い。しかし、規則性のない故障（ランダムエラー）や、
１行あるいは１列が全て故障するような症状、つまりメ
モリで多くみられる故障を発見することは、極めて高い
確率で可能である。
〔実施例 ２〕
本発明の第２の実施例を第３図に示す二第１の実施例と
の構成上の相違点は、第１の実施例ではビット線１とビ
ット線２を、ビット線３とビット線４をそれぞれ組み合
わせて検査していたのに対し、第２の実施例では、ビッ
ト線１とビット線３を、ビット線２とビット線４を組み
合わせて検査している点にある。このような構成を採用
する理由は、隣接のセル（あるいはビット線）が同時に
故障することが多いからである。この同時故障の原因は
、レイアウトの形状（例えば共通部分がある等）や、相
互の干渉にある。したがって１本実施例のように、隣接
していないセルからのデータを組み合わせて検査するこ
とにより、故障を見逃す確率を減らすことができる。
の構成上の相違点は、第１の実施例ではビット線１とビ
ット線２を、ビット線３とビット線４をそれぞれ組み合
わせて検査していたのに対し、第２の実施例では、ビッ
ト線１とビット線３を、ビット線２とビット線４を組み
合わせて検査している点にある。このような構成を採用
する理由は、隣接のセル（あるいはビット線）が同時に
故障することが多いからである。この同時故障の原因は
、レイアウトの形状（例えば共通部分がある等）や、相
互の干渉にある。したがって１本実施例のように、隣接
していないセルからのデータを組み合わせて検査するこ
とにより、故障を見逃す確率を減らすことができる。
以上説明したように、本発明のテスト回路付きＲＯＭに
よれば、ラインモードテスト結果を圧縮できることから
、極めて高速なＲＯＭテストが可能となる。また、これ
まで、カスタムＬＳＩに搭載されたＲＯＭに対しての適
用例を示したが、当然、ＲＯＭ単体のＬＳＩに適用して
も（イ）テスト時間の短縮、（ロ）テスタ側の負荷（テ
ストプログラムの作成量／必要ハード量）が減る、等の
利点が得られる。さらに、ＲＡＭに対しても、読出し動
作に関してはＲＯＭと同様な効果が得られる。
よれば、ラインモードテスト結果を圧縮できることから
、極めて高速なＲＯＭテストが可能となる。また、これ
まで、カスタムＬＳＩに搭載されたＲＯＭに対しての適
用例を示したが、当然、ＲＯＭ単体のＬＳＩに適用して
も（イ）テスト時間の短縮、（ロ）テスタ側の負荷（テ
ストプログラムの作成量／必要ハード量）が減る、等の
利点が得られる。さらに、ＲＡＭに対しても、読出し動
作に関してはＲＯＭと同様な効果が得られる。
第１図、第２図は本発明の第１の実施例を説明する回路
図、第３図は本発明の第２の実施例を説明する回路図、
第４図は従来のテスト回路付きＲＯＭの一構成例を示す
図、第５図（ａ）はデータ圧縮回路を構成するに必要な
りフリップフロップの回路例、（ｂ）は同じく排他的論
理和の回路例を示す図、第６図は従来のＤＲＡＭにおけ
る書込み／続出し動作を説明する図、第７図は従来技術
における１行分のセルを同時にテストする回路図、第８
図は従来技術においてラインモードテストのために付加
される５素子／２セル回路の構成図である。 〔符号の説明〕 １１・・・ＲＯＭ本体 １２・・・排他的論理和回路 １３・・・Ｄフリップフロップ １４・・・データ圧縮回路 １５・・・シフトクロック入力端子 １６−・・ＲＯＭのビット出力線 ３１・・・出力バッファ ３２・・・プリチャージクロック ３３・・・２ビツト検査回路 ３６・・・プリチャージトランジスタ ６２・・・ワードドライバ ６３・・・マルチプレクサ 特許出願人 日本電信電話株式会社
図、第３図は本発明の第２の実施例を説明する回路図、
第４図は従来のテスト回路付きＲＯＭの一構成例を示す
図、第５図（ａ）はデータ圧縮回路を構成するに必要な
りフリップフロップの回路例、（ｂ）は同じく排他的論
理和の回路例を示す図、第６図は従来のＤＲＡＭにおけ
る書込み／続出し動作を説明する図、第７図は従来技術
における１行分のセルを同時にテストする回路図、第８
図は従来技術においてラインモードテストのために付加
される５素子／２セル回路の構成図である。 〔符号の説明〕 １１・・・ＲＯＭ本体 １２・・・排他的論理和回路 １３・・・Ｄフリップフロップ １４・・・データ圧縮回路 １５・・・シフトクロック入力端子 １６−・・ＲＯＭのビット出力線 ３１・・・出力バッファ ３２・・・プリチャージクロック ３３・・・２ビツト検査回路 ３６・・・プリチャージトランジスタ ６２・・・ワードドライバ ６３・・・マルチプレクサ 特許出願人 日本電信電話株式会社
Claims (1)
- １）Ｍ×Ｎ個のメモリセルをＭ行、Ｎ列のマトリクス状
に配置し、ｍ行目（１≦ｍ≦Ｍ）のメモリセルをＭ本の
ワード線中のｍ番目のワード線に共通に接続し、ｎ列目
（１≦ｎ≦Ｎ）のメモリセルをＮ本のビット線中のｎ番
目のビット線に共通に接続した構成のＲＯＭに、複数の
入力に対して一定の関係を有する１個の出力を発生する
検査回路の複数個と、データ圧縮回路とを具備し、Ｎ本
のビット線を各群内にそれぞれ複数本ずつのビット線を
含むように複数群に分割して同一群内の複数本のビット
線データを対応する検査回路に入力して１つの出力にま
とめ、各検査回路からの出力をデータ圧縮回路に接続す
ることを特徴とするテスト回路付きＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251922A JPH04134698A (ja) | 1990-09-25 | 1990-09-25 | テスト回路付きｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251922A JPH04134698A (ja) | 1990-09-25 | 1990-09-25 | テスト回路付きｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134698A true JPH04134698A (ja) | 1992-05-08 |
Family
ID=17229967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251922A Pending JPH04134698A (ja) | 1990-09-25 | 1990-09-25 | テスト回路付きｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134698A (ja) |
-
1990
- 1990-09-25 JP JP2251922A patent/JPH04134698A/ja active Pending
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