JPH04134785A - 先入れ先出しメモリ装置 - Google Patents
先入れ先出しメモリ装置Info
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- JPH04134785A JPH04134785A JP2257715A JP25771590A JPH04134785A JP H04134785 A JPH04134785 A JP H04134785A JP 2257715 A JP2257715 A JP 2257715A JP 25771590 A JP25771590 A JP 25771590A JP H04134785 A JPH04134785 A JP H04134785A
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、シフトレジスタ構成による同期式の先入れ先
出しメモリ装置、即ちＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔｉｎ
Ｆｉｒｓｔ ｏｕｔ ：先入れ先出し）メモリ装置に
関し、更に詳しくは、データの取り出し時間を短縮させ
るようにしたＦＩＦＯメそり装置の改善に関する。
出しメモリ装置、即ちＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔｉｎ
Ｆｉｒｓｔ ｏｕｔ ：先入れ先出し）メモリ装置に
関し、更に詳しくは、データの取り出し時間を短縮させ
るようにしたＦＩＦＯメそり装置の改善に関する。
〈従来の技術〉
ＦＩＦＯメモリ装置は、２つの異なるデータ転送速度を
持つ回路間で、ＤＭＡ （ダイレクト・メモリ・アクセ
ス）によるデータ転送を行うような場合、データ転送の
パフォーマンスを向上させることを目的として、しばし
ば使用されるもので、同期式と、非同期式とがある。
持つ回路間で、ＤＭＡ （ダイレクト・メモリ・アクセ
ス）によるデータ転送を行うような場合、データ転送の
パフォーマンスを向上させることを目的として、しばし
ば使用されるもので、同期式と、非同期式とがある。
第４図は、同期式のＦＩＦＯメモリ装置の一例を示す構
成ブロック図である。このメモリ装置は、デュアルポー
１・を利用したＦＩＦＯてあって、基本的に１つのＲＡ
Ｍ４５を２つのポート４］４２（人）ｊポートと出力ポ
ート）から、交互にアクセスする構成となっている。こ
の場合、調停回路により優先度の高い方のポートに接続
されたハスか、セレクタ４４により選択され、ＲＡＭ４
５側のハスに接続され、ＲＡ Ｍとのアクセスが行われ
るように構成されている。
成ブロック図である。このメモリ装置は、デュアルポー
１・を利用したＦＩＦＯてあって、基本的に１つのＲＡ
Ｍ４５を２つのポート４］４２（人）ｊポートと出力ポ
ート）から、交互にアクセスする構成となっている。こ
の場合、調停回路により優先度の高い方のポートに接続
されたハスか、セレクタ４４により選択され、ＲＡＭ４
５側のハスに接続され、ＲＡ Ｍとのアクセスが行われ
るように構成されている。
第５図は、非同期式のＦＩＦＯメモリ装置の例を示す構
成ブロック図である。このメモリ装置は、エラシトリカ
型のフリップフロップ（いわゆるＤ形フリップフロップ
）を用いた回路５コ、５２．５３・・を直列接続して構
成される。そして、各回路は、前段からのクロックによ
り起動されるが、内部には遅延回路か設けられていて、
そこでクロックを遅延して次段へ出力するようになって
いる。これにより、全体としては、シフトレジスタのよ
うな機能を行い、データがフリップフロップ上を流れて
行く。この場合、入力と出力とは、完全に非同期上なっ
ている。
成ブロック図である。このメモリ装置は、エラシトリカ
型のフリップフロップ（いわゆるＤ形フリップフロップ
）を用いた回路５コ、５２．５３・・を直列接続して構
成される。そして、各回路は、前段からのクロックによ
り起動されるが、内部には遅延回路か設けられていて、
そこでクロックを遅延して次段へ出力するようになって
いる。これにより、全体としては、シフトレジスタのよ
うな機能を行い、データがフリップフロップ上を流れて
行く。この場合、入力と出力とは、完全に非同期上なっ
ている。
〈発明か解決しようとする課題〉
この様な構成の従来のＦＩＦＯメモリ装置を、前述した
回路間のデータ転送に用いる場合、以下のような問題点
がある。
回路間のデータ転送に用いる場合、以下のような問題点
がある。
すなわち、同期式ＦＩＦＯメモリは、基本的にＲＡ Ｐ
ｖｌを用いているために容量を大きくてきる利点かある
か、ＲＡＭに対するアクセスが調停回路により、人力お
よび出力ポートのどちらか一方しか使用できないので、
高速なレスポンスに対応できない。
ｖｌを用いているために容量を大きくてきる利点かある
か、ＲＡＭに対するアクセスが調停回路により、人力お
よび出力ポートのどちらか一方しか使用できないので、
高速なレスポンスに対応できない。
他方、非同期式のＦＩＦＯメモリは、高速なアクセスは
可能であるか、反面り形フリップフロップの紹み合わせ
のためにメモリ容量を増大しにくいこと、および内部遅
延を利用しているためにグリッジ（ヒゲ）が発生したり
、回路の検証のためのシミュレーションが困難であると
いう問題があった。
可能であるか、反面り形フリップフロップの紹み合わせ
のためにメモリ容量を増大しにくいこと、および内部遅
延を利用しているためにグリッジ（ヒゲ）が発生したり
、回路の検証のためのシミュレーションが困難であると
いう問題があった。
本発明は、これらの点に鑑みてなされたもので、異なる
データ転送速度を持つ回路間のデータ転送を安定な動作
で、かつデータ取り出し時間を短縮し、高速なレスポン
スに対応できるＦＩＦＯメそり装置を提供することを目
的とする。
データ転送速度を持つ回路間のデータ転送を安定な動作
で、かつデータ取り出し時間を短縮し、高速なレスポン
スに対応できるＦＩＦＯメそり装置を提供することを目
的とする。
く課題を解決するだめの手段〉
第１図は、本発明のＦＩＦＯメモリ装置の原理的なブロ
ック図である。図において、１１．．１．２１３・・・
は複数のデータレジスタ群、４はデータを外部に出力す
るバス構成のデータラインで、複数のデータレジスタ群
と平行して配列されている。
ック図である。図において、１１．．１．２１３・・・
は複数のデータレジスタ群、４はデータを外部に出力す
るバス構成のデータラインで、複数のデータレジスタ群
と平行して配列されている。
３１．３２．３３・・は各データレジスタ１】、１２．
１３・・からのシフトデータをデータライン４に出ツノ
する複数のゲートである。
１３・・からのシフトデータをデータライン４に出ツノ
する複数のゲートである。
２１．２２．２３・・・は各データレジスタに対してデ
ータをシフトさせるだめの同期クロックＩＮＣＬＫを送
出すると共に、各ゲートを制御するケート信号ＧＡＴＥ
を出力するレジスタ制御回路群である。
ータをシフトさせるだめの同期クロックＩＮＣＬＫを送
出すると共に、各ゲートを制御するケート信号ＧＡＴＥ
を出力するレジスタ制御回路群である。
く作用〉
複数のデータレジスタ群は互いに直列に接続されＦＩＦ
Ｏを構成している。
Ｏを構成している。
レジスタ制御回路群は、データが取り込めるかどうか又
は前段のレジスタがデータを受けられるかどうかに応し
てレジスタに与える同期クロックＩＮＣＬＫの送出を制
御する。また同時に、レジスタのデータの有無を前段に
通知する。
は前段のレジスタがデータを受けられるかどうかに応し
てレジスタに与える同期クロックＩＮＣＬＫの送出を制
御する。また同時に、レジスタのデータの有無を前段に
通知する。
さらに、データを外部に出力する時、自己のレジスタに
データがありかつ前段のレジスタにデータが存在しない
場合に、対応するゲートをイネプルにし、ゲートがイネ
ーブルになったとき前段に送出すべきデータの有無を示
す信号を遮断するように制御する。
データがありかつ前段のレジスタにデータが存在しない
場合に、対応するゲートをイネプルにし、ゲートがイネ
ーブルになったとき前段に送出すべきデータの有無を示
す信号を遮断するように制御する。
これにより、データのシフトが最終段のレジスタに到達
するのを待たないで、出力すべきデータがゲートを通り
バイパスして高速に取り出すことを可能としている。
するのを待たないで、出力すべきデータがゲートを通り
バイパスして高速に取り出すことを可能としている。
〈実施例〉
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成プロッり図であ
る。各段の構成は同一であるので、図では２段分の構成
のみ代表して示してあり、第１図の各部分と同しものに
は同一符号を付しである。
る。各段の構成は同一であるので、図では２段分の構成
のみ代表して示してあり、第１図の各部分と同しものに
は同一符号を付しである。
レジスタ］、１．，１２としては、例えば図示するよう
にＤ型フリップフロップが用いられ、レジスタ制御回路
２１．２２から与えられるクロック■ＮＣＬＫの立ち上
がりで、Ｄ入力端子に導かれている入力データを取り込
むようにしている。
にＤ型フリップフロップが用いられ、レジスタ制御回路
２１．２２から与えられるクロック■ＮＣＬＫの立ち上
がりで、Ｄ入力端子に導かれている入力データを取り込
むようにしている。
なお、図では１ビツトのレジスタしか示していないが、
実際には入力データのビット数分だけのフリップフロッ
プ列が並列に配列され、各段のフリップフロップには、
同一のクロックＩＮＣＬＫが並列的に与えられて、複数
ビットが並列してシフトするようになっている。
実際には入力データのビット数分だけのフリップフロッ
プ列が並列に配列され、各段のフリップフロップには、
同一のクロックＩＮＣＬＫが並列的に与えられて、複数
ビットが並列してシフトするようになっている。
レジスタ制御回路２１．２２は同一構成である。
フリップフロップ２１Ａは、Ｄ入力端子に導かれている
インプットステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）
をアンドゲート２１Ｆ （インプットレディ信号（ＩＮ
ＰＵＵＴＲＥＡＩＪＹ）が他の一つの人ツノとなってい
る）を介して印加されるクロックＣＬＫの立ち上がりで
取り込む。このインプットステータス信号は、レジスタ
部に取り込まれるデータがあるか、ないかの有無を示す
信号で、外部（例えばプロセッサ）から与えられる。
インプットステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）
をアンドゲート２１Ｆ （インプットレディ信号（ＩＮ
ＰＵＵＴＲＥＡＩＪＹ）が他の一つの人ツノとなってい
る）を介して印加されるクロックＣＬＫの立ち上がりで
取り込む。このインプットステータス信号は、レジスタ
部に取り込まれるデータがあるか、ないかの有無を示す
信号で、外部（例えばプロセッサ）から与えられる。
インプットステータス信号を取り込んたフリ、。
プフロップ２１ＡのＱ出力は、ゲート２ＩＣを介して、
それより前段のフリップフロップ２２ＡのＤ入力端子に
印加される。このＱ出力は、データステータス信号（Ｄ
ＡＴＡＳＴＡＴＵＳ）であって、自己のレジスタ部にデ
ータがあるかないか（データの有無）を示すステータス
信号である。
それより前段のフリップフロップ２２ＡのＤ入力端子に
印加される。このＱ出力は、データステータス信号（Ｄ
ＡＴＡＳＴＡＴＵＳ）であって、自己のレジスタ部にデ
ータがあるかないか（データの有無）を示すステータス
信号である。
オアゲート２］Ｇは、フリップフロップ２１Ａの反転出
力Ｑと、前段のオアゲート２２Ｇの出力（ＬＯＡＤ信号
・前段がデータ取り込み可能状態であることを示す信号
で、ＦＩＦＯの出力側ではデータを取り出すストローブ
信号である）との論理和をとっている。この最終段の論
理和信号は、インプットレディ信号（Ｉ ＮＰＵＵＴＲ
ＥＡＤＹ）として、外部のプロセッサへ送られる。
力Ｑと、前段のオアゲート２２Ｇの出力（ＬＯＡＤ信号
・前段がデータ取り込み可能状態であることを示す信号
で、ＦＩＦＯの出力側ではデータを取り出すストローブ
信号である）との論理和をとっている。この最終段の論
理和信号は、インプットレディ信号（Ｉ ＮＰＵＵＴＲ
ＥＡＤＹ）として、外部のプロセッサへ送られる。
アンドゲート２１． Ｄは、ＦＩＦＯからデータを取り
出す時に人力されるロード信号（ＬＯＡＤ）と、自己の
レジスタ部にデータが有ることを示すＱ出力のデータス
テータス信号（ＤＡＴＡＳＴＡＴＵＳ）と、前段のレジ
スタ部にデータが存在しないことを示すアンドゲート２
２Ｅからの信号を入力し、ゲート３１を制御するゲート
信号（ＧＡＴＥ）を出力する。
出す時に人力されるロード信号（ＬＯＡＤ）と、自己の
レジスタ部にデータが有ることを示すＱ出力のデータス
テータス信号（ＤＡＴＡＳＴＡＴＵＳ）と、前段のレジ
スタ部にデータが存在しないことを示すアンドゲート２
２Ｅからの信号を入力し、ゲート３１を制御するゲート
信号（ＧＡＴＥ）を出力する。
アンドゲート２１Ｃは、ゲート信号（ＧＡＴＥ）がイネ
ーブルになったとき、前段に送出すべきデータの有無を
示すデータステータス信号を遮断するためのものてあり
、オアゲート２１Ｂは、自己のレジスタ部にデータがあ
るかまたは自己より後段のレジスタにデータがあること
を示すアウトプットレディ信号（ＯＵＴＰＵＴＲＥＡＤ
Ｙ）を作るためのものである。
ーブルになったとき、前段に送出すべきデータの有無を
示すデータステータス信号を遮断するためのものてあり
、オアゲート２１Ｂは、自己のレジスタ部にデータがあ
るかまたは自己より後段のレジスタにデータがあること
を示すアウトプットレディ信号（ＯＵＴＰＵＴＲＥＡＤ
Ｙ）を作るためのものである。
このように構成した装置の動作を説明すれば、以下の通
りである。
りである。
第３図はその動作を示すタイムチャートである。
ＦＩＦＯにデータを入力する場合、クロック（ＣＬＫ）
に同期させてデータ（ＤＡＴＡ Ｉ Ｎ）と、インプッ
トステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）を入力す
る。
に同期させてデータ（ＤＡＴＡ Ｉ Ｎ）と、インプッ
トステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）を入力す
る。
この時、ｎ段目ではレジスタ制御回路から、このインプ
ットステータス信号により、データを取り込むためのク
ロック（ＩＮＣＬＫ）が出力される。また、インプット
ステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）自身も、ク
ロック（ａ）の立ち上がりでｎ段目にデータステータス
信号（ＩＮＳＴＳｎ）として出力される。
ットステータス信号により、データを取り込むためのク
ロック（ＩＮＣＬＫ）が出力される。また、インプット
ステータス信号（ＩＮＰＵＴＳＴＡＴＵＳ）自身も、ク
ロック（ａ）の立ち上がりでｎ段目にデータステータス
信号（ＩＮＳＴＳｎ）として出力される。
最初のデータか取り込まれると、（ｂ）に示すように、
出力部に対してアウトプットレディ信号（ＯＵＴＰＵＴ
ＲＥＡＤＹ）が出力される。出ノｊ部では、このアウト
プットレディ信号を受けて、ロード信号ＬＯＡＤを（Ｃ
）に示すように入力させ、データを取り出す。この場合
、ＦＩＦＯ内の先頭のデータが出力部に出ツノされるが
、先頭のデータに対するデータステータス信号（ＩＮＳ
ＴＳ）は、ロード信号によってゲート２１Ｄで遮断され
、クロック（ＣＬＫ）の立ち上がりで、（ｄ）に示すよ
うにデータは無い状態になる。
出力部に対してアウトプットレディ信号（ＯＵＴＰＵＴ
ＲＥＡＤＹ）が出力される。出ノｊ部では、このアウト
プットレディ信号を受けて、ロード信号ＬＯＡＤを（Ｃ
）に示すように入力させ、データを取り出す。この場合
、ＦＩＦＯ内の先頭のデータが出力部に出ツノされるが
、先頭のデータに対するデータステータス信号（ＩＮＳ
ＴＳ）は、ロード信号によってゲート２１Ｄで遮断され
、クロック（ＣＬＫ）の立ち上がりで、（ｄ）に示すよ
うにデータは無い状態になる。
ロード信号が人力されていないとき、ＦＩＦＯにデータ
が存在していれば、そのままクロック（ＩＮＣＬＫ）に
よりシフトされて行く。
が存在していれば、そのままクロック（ＩＮＣＬＫ）に
よりシフトされて行く。
〈発明の効果〉
以上詳細に説明したように、本発明は、データのシフト
が最終段のレジスタに到達するのを待たないで、出力す
べきデータかゲートおよびデータラインを通ってバイパ
スして取り出すことができるように構成したものである
。従って、これまでＦＩＦＯにデータが書き込まれて取
り出すまでの待ち時間が、クロックＣＬＫの周波数とＦ
ＩＦＯの段数に比例していたのが、ＦＩＦＯの段数に関
係なくデータが書き込まれれば直ぐに取り出すことがで
き、高速なレスポンスに対応できるＦＩＦＯメそり装置
を提供できる。
が最終段のレジスタに到達するのを待たないで、出力す
べきデータかゲートおよびデータラインを通ってバイパ
スして取り出すことができるように構成したものである
。従って、これまでＦＩＦＯにデータが書き込まれて取
り出すまでの待ち時間が、クロックＣＬＫの周波数とＦ
ＩＦＯの段数に比例していたのが、ＦＩＦＯの段数に関
係なくデータが書き込まれれば直ぐに取り出すことがで
き、高速なレスポンスに対応できるＦＩＦＯメそり装置
を提供できる。
第１図は本発明のＦＩＦＯメモリ装置の原理的なブロッ
ク図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図はその動作を示すタイムチャート、第４図は同期
式のＦＩＦＯメモリ装置の一例を示す構成ブロック図、 第５図は、非同期式のＦＩＦＯメモリ装置の一例を示す
構成ブロック図である。 １１．１２．１３・・・データレジスタ群２１．２２．
２３・・・レジスタ制御回路群３１．３２．３３・・・
ゲート ４・・・データライン ２１Ａ、２２Ａ・・・フリップフロップ２１Ｂ、２２Ｂ
・・・オアゲート ２ＩＣ，２２Ｃ・・・アンドゲート ２１Ｄ、２２Ｄ・・・アンドゲート ２１Ｅ、２２Ｅ・・・アンドゲート
ク図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図はその動作を示すタイムチャート、第４図は同期
式のＦＩＦＯメモリ装置の一例を示す構成ブロック図、 第５図は、非同期式のＦＩＦＯメモリ装置の一例を示す
構成ブロック図である。 １１．１２．１３・・・データレジスタ群２１．２２．
２３・・・レジスタ制御回路群３１．３２．３３・・・
ゲート ４・・・データライン ２１Ａ、２２Ａ・・・フリップフロップ２１Ｂ、２２Ｂ
・・・オアゲート ２ＩＣ，２２Ｃ・・・アンドゲート ２１Ｄ、２２Ｄ・・・アンドゲート ２１Ｅ、２２Ｅ・・・アンドゲート
Claims (1)
- 【特許請求の範囲】 複数のレジスタを直列に接続したデータレジスタ群と、 データを外部に出力するバス構成のデータラインと、 各レジスタからのシフトデータを前記データラインに出
力する複数のゲートと、 前記各レジスタに対してデータをシフトさせるための同
期クロックを送出すると共に、前記各ゲートを制御する
ゲート信号を出力するレジスタ制御回路群とを備え、 前記レジスタ制御回路群は、データが取り込めるかどう
か又は前段のレジスタがデータを受けられるかどうかに
応じてレジスタに与える同期クロックの送出を制御する
と同時に、レジスタのデータの有無を前段に通知すると
共に、 データを外部に出力する時、自己のレジスタにデータが
ありかつ前段のレジスタにデータが存在しない場合に前
記対応するゲートをイネーブルにし、ゲートがイネーブ
ルになったとき前段に送出すべきデータの有無を示す信
号を遮断するように制御することを特徴とする先入れ先
出しメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257715A JPH04134785A (ja) | 1990-09-27 | 1990-09-27 | 先入れ先出しメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257715A JPH04134785A (ja) | 1990-09-27 | 1990-09-27 | 先入れ先出しメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134785A true JPH04134785A (ja) | 1992-05-08 |
Family
ID=17310102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257715A Pending JPH04134785A (ja) | 1990-09-27 | 1990-09-27 | 先入れ先出しメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150763A (ja) * | 2000-11-06 | 2002-05-24 | Naltec Inc | メモリ装置およびその制御方法 |
-
1990
- 1990-09-27 JP JP2257715A patent/JPH04134785A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150763A (ja) * | 2000-11-06 | 2002-05-24 | Naltec Inc | メモリ装置およびその制御方法 |
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