JPH04134791A - データ読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体集積回路に関し、特にＣＭＯＳのＲＡ
ＭやＲＯＭのデータ読みだし回路に関するものである。

［発明の概要］ 本発明は、ＡＳＩＣで用いられる小容量ＲＡＭ、ＲＯＭ
などのデータ読みだし回路に関するもので、データ読み
出しにインバーターなどのゲート等を使用したときにリ
ーク電流が流れないようにするためのものである。　　
Ｎチャンネル型ＭＯＳトランジスタまたはＰチャンネル
型ＭＯ５）ランジスタをゲートと電源またはグランドの
間に挿入し、ゲートにかかる電圧を下げてゲートに入力
される電圧と合わせることによってリーク電流が流れな
いようにしたものである。

［従来の技術］ 半導体集積回路のＲＡ？、ｌＲＯＭは、標準品として大
容量で高速の製品が各社から発売されているが、ＡＳＩ
Ｃの分野においては小容量のＲＡＭやＲＯＭを同一チッ
プ内に内蔵する場合が多く、特にゲートアレイやスタン
ダードセルでは小容量のＲＡＭやＲＯＭを組み込むアプ
リケーションがよく見られる。

第５図に、従来の小容量ＲＡＭのデータ読み出し回路の
例を示す。　　第５図に於て、インバーター４０．４１
はＲＡＭセルを構成するインバーターであり、インバー
ター４２は読み出し回路のためのバッファの役割をして
いる。　　Ｎチャンネル型ＭＯＳトランジスタ２２はデ
ータの読み出し制御に使用されるトランスミッションゲ
ートである。

以上のインバーター４０から４２とＭＯＳトランジスタ
２２が１ビット分であり、第５図に示すように、これら
の回路ブロックが複数偏集まってＲＡＭの回路が構成さ
れている。　　制御端子５０はどのビットのＲＡＭセル
のデータを読み出すかを選択するための制御入力である
。

第５図のＰチャンネル型ＭＯＳトランジスタ１０とＮチ
ャンネル型ＭＯＳトランジスタ２０はデータを読み出す
ためのインバーターであり、それぞれのソースは電源端
子４及び、グランド３に接続されている。

データを選択するためのトランスミッションゲートは、
Ｎチャンネル型ＭＯ３ｌ−ランジスタで構成されている
ため、その出力電圧はローレベルの場合Ｏｖ（グランド
レベル）にまで下がるが、ハイレベルはＭＯＳトランジ
スタの特性上型Ｒ電圧まで上がらずおよそ電源電圧から
そのＭＯＳトランジスタのスレッシュホールド電圧程度
下がった電圧しか出ない。

また、第５図の点Ａの電位変化を第６図に示すが、トラ
ンスミッションゲートがＮチャンネル型ＭＯＳトランジ
スタで構成されてるため、ローレベルを読み出す場合、
第６図の６０で示すように短時間で信号が立ち下がるの
に対して、ハイレベルを読み出す場合には、第６図の６
１で示すように、電位が上昇するまでに長い時間が必要
になる。

そのため、第５図のインバーター４３のスレッシュホー
ルド電圧は、ハイレベル／ロウレベルのデータの読み出
し時間のバランスを取るために低めに設定されることが
多い。

［発明が解決しようとするｉ題〕 ここで、第５図のインバーター４３の消費電流は、ロウ
レベルを読み出している時にはインバーター４３の入力
電圧が完全にＯｖ迄下がるためリーク電流は流れない。

　　一方、ハイレベルを読み出している時にはＡ点の電
位が完全に電源電圧まで上がらないため、Ｐチャンネル
型ＭｏＳトランジスタ１０が完全にオフにならず、ごく
わずかではあるがリーク電流が流れ続けると言う欠点が
あった。

本発明が解決しようとする課題は、如何なる時もリーク
を流が流れないデータ読み出し回路を実現することであ
る。

［課題を解決するための手段］ 本発明のデータ読み出し回路は、ＲＡＭセルのデータ読
み出しのためのトランスミッションゲートと同一チャン
ネル型ＭＯＳ）−ランジスタを読み出し回路のインバー
ターと電源端子の間または、接地端子との間に挿入し、
インバーターに印加される電圧を下げて、トランスミッ
ションゲートの出力電圧振幅と一致させることによって
、データの読み出し時にリーク電流が流れないようにす
る。

［実施例］ 以下、図を用いて本発明の詳細な説明する。

第１図は、本発明の一実施例であり、図中１０はＰチャ
ンネル型ＭｏＳトランジスタ、２０．２１はＮチャンネ
ル型ＭＯＳ）ランジスタである。

ＭＯＳトランジスタ１０．２０は直列に接続され、イン
バーター３０を構成しており、電源端子４とインバータ
ー３０の間にＮチャンネル型ＭＯＳトランジスタ２１が
か直列に接続されている。

Ｎチャンネル型ＭＯＳＩ−ランジスタ２１のゲートは電
源に接続されており常にオンになっている。

このため、Ｎチャンネル型ＭＯＳトランジスタ２１によ
ってインバーター３０に印可される電圧が低下すること
になる。ＭＯＳトランジスタ２１はＲＡＭセルのトラン
スミッションゲートと同じ特性を示すように設計してお
けば、トランスミッションゲートのハイレベル出力電圧
と、インバーター３０に印加される電圧は、同じ電圧に
なる。

この為、第１図の回路を第５図のインバーター４３の代
わりに挿入すれば、ハイレベルを読み出している場合で
も、Ｐチャンネル型ＭＯＳトランジスタ１０は完全にオ
フになるので、リーク電流は全く流れない。

もちろん、ロウレベルを読み出す場合でも、インバータ
ー３□０に入力される電圧はｏｖ（グランドレベル）で
あるからリーク電流は全く流れることはない。

また、第１図の回路の伝達特性と従来の第５図のインバ
ーター４３の伝達特性を第２図に示す。

第２図で、横軸は入力電圧、縦軸は出力電圧であり、３
２は従来の読み出し回路の伝達特性、３３は本発明の回
路の伝達特性である。Ｎチャンネル型ＭｏＳトランジス
タ２１によって、インバーター３０に印可される電源電
圧が下がるので本発明の回路のスレッシュホールド電圧
は従来の回路よりかなり低くすることが出来る。　　こ
の為従来の回路よりデータのハイレベル／ロウレベルの
読み出し時間のバランスを容易に取ることが出来るよう
になるという利点もある。

また第３図は、本発明の別の実施例である。第３図では
、Ｐチャンネル型ＭＯＳトランジスタ１１がＰチ°ヤン
ネル型ＭＯＳトランジスタ１０とＮチャンネル型ＭＯＳ
トランジスタ２０によって構成されるインバーター３０
とグランド端子との間に挿入されている。　　第３図の
例は、ＲＡＭセルのトランスミッションゲートがＰチャ
ンネル型ＭｏＳトランジスタによって構成されている場
合に用いる回路である。トランスミッションゲートがＰ
チャンネル型ＭＯＳトランジスタによって構成されてい
る場合ロウレベルがＯｖ迄下がりきらないため、第３図
のＭＯＳ　トランジスタ１１によってインバーター３０
のグランドレベルを上昇させたものである。

また第４図は、第１図の回路の出力電圧振幅が完全に電
源電圧まで上がらないことを改善した回路である。第４
図の回路では、第１図の回路に加えてインバーター３１
、Ｐチャンネル型ＭＯＳトランジスタ１２が追加されて
おり、インバーター３１の出力はＰチャンネル型ＭＯＳ
トランジスタ１２のゲートに入力されている。

第１図の回路では、入力端子１にロウレベルが入力され
ているときの出力電圧は電源電圧まで上がらないが、第
４図の回路に於いては、入力端子１にロウレベルが入力
されている時にはインバーター３１によってＰチャンネ
ル型ＭＯＳｌ−ランジスタ１２がオンになり出力端子２
の出力電圧は電源電圧まで上げることが出来る。

この事によって、第４図の次段に通常の０ＭＯ５のゲー
トを接続してもそのゲートに入力される電圧は完全に電
源電圧またはグランドレベルになるので、その接続され
たゲートにリーク電流が流れることは全く無いという利
点がある。

【発明の効果Ｊ 以上説明したように本発明を使用すれば、リーク電流の
全く流れないデータ読み出し回路が実現でき、かつ回路
のスレッシュホールド電圧を低く設定できるため、ハイ
レベル／ロウレベルのデータ読み出し時間のバランスを
容易数ることが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図。 第２図は伝達特性の例を示す図。 第３図は本発明の別の実施例を示す図。 第４図は本発明の別の実施例を示す図。 第５図は従来の読み出し回路の例を示す図。 第６図（ａ）（ｂ）は、第５図Ａ点の電位変化を示す図
。 １：　入力端子 ２：　出力端子 ３：　グランド（接地） ４：ｗ、源 １０〜１２： ２０〜２２： ３０、　３　に ３２： ３３： ４０〜４３： Ｐチャンネル型ＭＯＳトランジスタ Ｎチャンネル型ＭＯＳトランジスタ インバーター 従来の伝達特性 本発明の伝達特性 インバーター ５０　： ５１　： ６０　： ６１　： 制御入力端子 出力端子 立ち下がり波形図 立ち上がり波形図

Claims (2)

【特許請求の範囲】
1. （１）Ｎチャンネル型ＭＯＳトランジスタのトランスミ
   ッションゲートによつてデータを共通線に出力し、前記
   共通線の信号を受けデータを読み出す回路に於いて、 ソース及びゲートが電源に接続された第１のＮチャンネ
   ル型ＭＯＳトランジスタと、Ｐチャンネル型ＭＯＳトラ
   ンジスタとＮチャンネル型ＭＯＳトランジスタが直列に
   接続された回路のＰチャンネル型ＭＯＳトランジスタの
   ソースが前記第１のＮチャンネル型ＭＯＳトランジスタ
   のドレインと接続され前記回路のゲート入力に該共通線
   の信号を入力したことを特徴とするデータ読み出し回路
   。
2. （２）Ｐチャンネル型ＭＯＳトランジスタのトランスミ
   ッションゲートによってデータを共通線に出力し、前記
   共通線の信号を受けデータを読み出す回路に於いて、 ソース及びゲートがグランドに接続された第１のＰチャ
   ンネル型ＭＯＳトランジスタと、Ｐチャンネル型ＭＯＳ
   トランジスタとＮチャンネル型ＭＯＳトランジスタが直
   列に接続された回路のＮチャンネル型ＭＯＳトランジス
   タのソースが前記第１のＰチャンネル型ＭＯＳトランジ
   スタのドレインと接続され前記回路のゲート入力に該共
   通線の信号を入力したことを特徴とするデータ読み出し
   回路。